參數(shù)資料
型號： TMS320VC203
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： Digital Signal Processors(50ns指令周期， 空閑狀態(tài)CPU全關(guān)斷，先進(jìn)的外圍，多種PLL可選)
中文描述： 數(shù)字信號處理器（50ns的指令周期，空閑狀態(tài)CPU的全關(guān)斷，先進(jìn)的外圍，多種鎖相環(huán)可選）
文件頁數(shù)： 48/67頁
文件大?。?/td> 1452K
代理商： TMS320VC203
TMS320C203, TMS320C209, TMS320VC203
DIGITAL SIGNAL PROCESSOR
SPRS025 – JUNE 1995
48
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
TMS320VC2xx
timing at V
DD
= 3 V with the PLL circuit disabled, internal divide-by-two mode
áááááááááááááááááááááááááááááááá
áááááááááááááááááááááááááááááááá
áááááááááááááááááááááááááááááááá
This device is implemented in static logic and therefore can operate with tc(CI) approaching
∞
. The device is characterized at frequencies
approaching 0 Hz, but is tested at fx = 6.7 MHz to meet device test time requirements.
TMS320VC2xx switching characteristics over recommended operating conditions [H = 0.5 t
c(CO)
]
ááááááááááááááááááááááááááááááá
ááááááááááááááááááá
approaching 0 Hz, but is tested at tc(CI) = 300 ns to meet device test time requirements.
ááááá
’320VC2XX-40
’320VCXX-57
tc(CO)
A
MIN
50
2c(CI)
TYP
MAX
MIN
35
2tc(CI)
TYP
MAX
ns
áááááááááááááááááááááááááááááááá
ááááááááááááááááááá
áááááááááááááááááááááááááááááá
ááááááááááááááááááá
áááááááááááááááááááááááááááááá
áááááááááááááááááááááááááá
H – 3
áááááááááá
áááááááááá
ááá
áááá
áááá
5
H
áááá
TMS320VC2xx timing requirements over recommended operating conditions
ááááááááááááááááááááááááááááááá
ááááááááááááááááááááááááááááááá
ááááááááááááááááááááááááááááááááá
ááááááááááááááááááááááááááááááááá
áááááááááááááááááááááá
This device is implemented in static logic and therefore can operate with tc(CI) approaching
∞
. The device is characterized at frequencies
approaching 0 Hz, but is tested at tc(CI) = 150 ns to meet device test time requirements.
ááááááááááááá
áááááááá
ááááááááááá
ááá
ááá
UNIT
UNIT
ááááááááááááááááááááááááááááááááá
tc(CI)
Cycle time, CLKIN
Fall time, CLKIN
tr(CI)
Rise time, CLKIN
tw(CIL)
Pulse duration, CLKIN low
Pulse duration, CLKIN high
5
17.5
ns
25
5
áááááá
8
8
5
ns
ns
ááááááááááááááááááááááááááááááááá
5
ns
9
CLKOUT1
CLKIN
tw(CIL)
tf(CI)
tw(CIH)
td(CIH-CO)
tf(CO)
tr(CO)
tc(CI)
tc(CO)
tw(COL)
tw(COH)
tr(CI)
Figure 12. CLKIN-to-CLKOUT Timing Without PLL (using
÷
2 clock option)
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