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參數(shù)資料
| 型號： | SIS5595 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Pentium PCI System I/O Chipset |
| 中文描述： | 奔騰的PCI系統(tǒng)I / O芯片 |
| 文件頁數(shù)： | 67/216頁 |
| 文件大小： | 2208K |
| 代理商： | SIS5595 |
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SiS5595 PCI System I/O Chipset
Preliminary V2.0 Nov. 2, 1998 61 Silicon Integrated Systems Corporation
IRQx, in addition to the enabling of PCI to ISA Register 41h to 44h, the BIOS should also set
bit 3 to bit 6 of PCI to ISA Register 8Ch for each SIRQ, respectively.
SIRQ1 can be routed to IRQ1 while bit 0 of PCI to ISA register 89h is set.
SIRQ8 can be routed to IRQ8 while bit 7 of PCI to ISA register 89h is set.
SIRQ13 can be routed to IRQ13 if bit 4 of PCI to ISA register 8Ah is set.
ACPI/SCI can also be routed to IRQ13 via programming PCI to ISA register 6Ah.
To support some super I/O devices that don’t keep their SIRQ1 (or 12) active until the INTR
to the CPU is driven active, SIRQ1 (or SIRQ12) will be internally latched on its rising edge if
bit 7 (or bit 6) of register 64h is set, respectively. Reading port 60h clears the latch.
Optionally, setting the SIRQ bit of IRQ1 (or IRQ12) can clear the latch if bit 7 of Register 67h
is set.
Figure 3.9-1 Interrupt Router IRx
Note: ELCR-Edge/Level-triggered Control Register
3.9.5 TIMER/COUNTER
The SiS5595 contains 3 counter/timers that are equivalent to those found in the 8254
programmable interval timer. The counters use a division of 14.318MHz OSC input as the
clock source. The outputs of the timers are directed to key system functions. Counter 0 is
connected to the interrupt controller IRQ0 and provides a system timer interrupt for a time-of-
day, diskette time-out, or the other system timing function. Counter 1 generates a refresh-
request signal and Counter 2 generates the tone for the speaker.
3.10 SYSTEM RESET
Power-on Reset
When the system is initially powered, the power supply must wait until all voltages are stable
for at least one millisecond, and then assert PWRGD signal. While PWRGD is deasserted,
chipset must hold its PCI bus in reset. While power-on reset is asserted, chipset will reset
and initialize their internal registers. Chipset must also initialize their PCI busses by asserting
PCIRST# for a minimum of one millisecond. For Pentiumn II processor in power-on
ELCR/4D1H
IRQ(7:3,12:9,15:14)
SIRQ(7:3,12:9,15:14)
INT[A:D]#
SIRQ[A:D]#
USBIRQ
ACPI/SCI
IRQ1
SIRQ1
DAMIRQ
OUT0
IR7
IR6
IR5
IR4
IR3
IR1
7
6
5
4
3
2
1
0
Interrupt
Controller
1
7
6
5
4
3
2
1
0
Interrupt
Controller
2
IR15
IR14
IR13
IR12
IR11
IR10
IR9
IR8
ELCR/4D0H
IRL7
IRL6
IRL5
IRL4
IRL3
IRL1
ACPI/SIRQ13
IRQ8
IRL15
IRL14
IRL13
IRL12
IRL11
IRL10
IRL9
IRL8
INTR
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PDF描述 |
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