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參數(shù)資料
| 型號： | SIS5595 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Pentium PCI System I/O Chipset |
| 中文描述： | 奔騰的PCI系統(tǒng)I / O芯片 |
| 文件頁數(shù)： | 66/216頁 |
| 文件大小： | 2208K |
| 代理商： | SIS5595 |
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SiS5595 PCI System I/O Chipset
Preliminary V2.0 Nov. 2, 1998 60 Silicon Integrated Systems Corporation
5
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IRQ10
IRQ11
IRQ12
IRQ13
IRQ14
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2
2
2
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Expansion bus pin D03
Expansion bus pin D04
Expansion bus pin D05
Coprocessor Error FERR#
Fixed Disk Drive Controller Expansion bus
pin D07
Expansion bus pin D06
Serial port 2, Expansion Bus B25
Serial port 1, Expansion Bus B24
Parallel Port 2, Expansion Bus B23
Diskette Controller, Expansion Bus B22
Parallel Port1, Expansion Bus B21
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IRQ15
IRQ3
IRQ4
IRQ5
IRQ6
IRQ7
2
1
1
1
1
1
In addition to the ISA features, the ability to do interrupt sharing is included. Two registers
located at 4D0h and 4D1h are defined to allow edge or level sense selection to be made on
an individual channel by channel basis instead of on a complete bank of channels. Note that
the default of IRQ0, IRQ1, IRQ2, IRQ8 and IRQ13 is edge sensitive, and can not be
programmed. Also, each PCI Interrupt (INTx#) can be programmed independently to route to
one of the eleven ISA compatible interrupts (IRQ<7:3>, IRQ<15:14>, and IRQ<12:9>)
through PCI to ISA bridge configuration registers 41h to 44h.
3.9.4 INTERRUPT STEERING
For each interrupt channel, an interrupt router is associated, serving as an interface between
bunches of the interrupt request lines and the 8259 interrupt controller as shown in figures
below. These routers can be classified into two categories, one for the IRQ [7:3], IRQ [12:9],
and IRQ [15:14], and one for the IRQ0, IRQ1, IRQ8, and IRQ13. The following interrupt
request lines can be routed to the IRQx of the first category.
Illustrates the structure of the Interrupt Router.
1) PCI Interrupt INT [A:D]#, and SIRQ [A:D]# through programming PCI to ISA register 41-
44h,
2) IDE Interrupt request line through programming PCI to ISA register 61h,
3) USB Interrupt request line through programming register PCI to ISA 62h,
4) ACPI/SCI interrupt request line through programming register PCI to ISA 6Ah,
5) Data Acquisition and SMBus Interrupt request line via programming register PCI to ISA
7Eh,
6) SIRQx interrupt request line via programming PCI to ISA registers 89h, 8Ah, where x
can be [7:3], [12:9], and [15:14].
Except the SIRQx, the rest of the interrupt requests are regarded to be sharable. That is,
more than one line of interrupt request can be routed to the same IRQx. While supporting the
shared interrupts, the associated IRQ channel must be set in the level sensitive mode.
Enabling any of the routing registers will automatically mask the ISA Interrupt request to the
corresponding IRQ. SIRQ [A:D]# are regarded to work in the level sensitive mode, while
SIRQx in the level or edge sensitive mode. While configuring the SIRQ [A:D]# to any of the
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