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參數(shù)資料
| 型號(hào)： | S5933Q/7C |
| 廠商： | APPLIEDMICRO INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 32/327頁 |
| 文件大小： | 1976K |
| 代理商： | S5933Q/7C |
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Applied Micro Circuits Corporation
6195 Lusk Blvd., San Diego, CA 92121 (619) 450-9333
8-14
S5933
PCI CONTROLLER
DEVICE SPECIFICATION
8.2.1.2 Bus Acquisition
Once GNT# is asserted, giving bus ownership to the
S5933, the S5933 must wait until the PCI bus be-
comes idle. This delay is called bus acquisition la-
tency and involves the state of the signals FRAME#
and IRDY#. The current bus master must complete
its current transaction before the S5933 may drive
the bus. Table 8-3 depicts the four possible combina-
tions of FRAME# and IRDY# with their interpretation.
8.2.1.3 Target Latency
The PCI specification requires that a selected target
relinquish the bus should an access to that target
require more than eight PCI clock periods (16 clocks
for the first data phase in a burst). Slow targets can
exist within the PCI specification by using the target
initiated retry described in Section 8.1.5.2. This pre-
vents slow target devices from potentially monopoliz-
ing the PCI bus and also allows more accurate
estimations for bus access latency.
8.2.2 Target Locking
It is possible for a PCI bus master to obtain exclusive
access to a target (“l(fā)ocking”) through use of the PCI
bus signal LOCK#. LOCK# is different from the other
PCI bus signals because its ownership may belong to
any bus master, even if it does not currently have
ownership of the PCI bus. The ownership of LOCK#,
if not already claimed by another master, may be
achieved by the current PCI bus master on the clock
period following the initial assertion of FRAME#. Fig-
ure 8-15 describes the signal relationship for estab-
lishing a lock. The ownership of LOCK#, once
established, persists even while other bus masters
control the bus. Ownership can only be relinquished
by the master which originally established the lock.
Table 8-3. Possible Combinations of FRAME# and IRDY#
FRAME#
IRDY#
Description
deasserted
Bus Idle
deasserted
asserted
The initiator is ready to complete the last data transfer
of a transaction.
asserted
deasserted
An Initiator has a transaction in progress but is not able
to complete the data transfer on this clock.
asserted
An initiator has a transaction in progress and is able to
complete a data transfer.
Figure 8-15. Engaging the LOCK# Signal
PCI CLOCK
FRAME #
LOCK #
AD[31:0]
IRDY#
TRDY#
DEVSEL#
ADDRESS
DATA
1
2
3
45
TARGET
BECOMES
LOCKED
LOCK
MECHANISM
AVAILABLE
UPON FIRST
ACCESS
LOCK MECHANISM
AVAILABLE
LOCK ESTABLISHED
LOCK MAINTAINED
BUS
IDLE
STILL DRIVEN BY PREVIOUS
OWNER (TARGET IS LOCKED)
6
(T)
(I)
(I) = DRIVEN BY INITIATOR
(T) = DRIVEN BY TARGET
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S5933QE | PCI BUS CONTROLLER, PQFP160 |
| S6A0032 | 16 X 80 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC138 |
| S6A0069 | 16 X 40 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC80 |
| S6A0078 | 34 X 120 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC183 |
| S80296SA40 | 16-BIT, 40 MHz, MICROCONTROLLER, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S5933QC | 制造商:AMC 功能描述:IC |
| S5935 | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PCI Product |
| S5935_07 | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PCI Product |
| S59355QRC | 制造商:AppliedMicro 功能描述: |
| S5935QF | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PCI Product |
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