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參數(shù)資料
| 型號： | PTM1300AEBEA |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | Programmable Media Processor |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁數(shù)： | 510/533頁 |
| 文件大?。?/td> | 6857K |
| 代理商： | PTM1300AEBEA |
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TM1300 Data Book
Philips Semiconductors
C-8
PRODUCT SPECIFICATION
bit and the BSX bit in the PCSW register should the
same. This byte sex bit must be set by the software.
Figure C-14
describes the VLD input and output data for-
mat as seen in the SDRAM and highway bus. The input
data is byte oriented and no swapping is required in the
VLD unit.
However, the output data is read by the
DSPCPU in words, thus the VLD needs to swap the out-
put bytes within a word (shown in
Figure C-14
) to com-
pensate for the CPU swap.
C.4.8
Synchronous Serial Interface (SSI)
The SSI unit has I/O connections through the external
serial pins and also to the internal 32-bit data highway via
MMIO transactions. The minimum quantity of data to be
analyzed by the CPU is 16-bits (i.e. one half word). The
SSI uses a 16-bit or 1-bit endian-ness; it is detailed in
Section 17.8 on page 17-7
. The 32-bit quantity contained
in the CPU register is written or read ‘a(chǎn)s is’ into/from the
SSI MMIO register. The EMS bit in SSI_CTL determines
which half-word (16-bit) is sent first as pictured in
Figure
C-15
.
Figure C-13. Memory image format for audio data
L
n+3
L
n+2
L
n+1
L
n
Big Endian Mode
Little Endian Mode
A+3
A+3
A+2
A+1
A+0
A+2
A+1
A+0
8-bit data (mono)
in memory
L
n+3
L
n+2
L
n+1
L
n
A+3
A+3
A+2
A+1
A+0
A+2
A+1
A+0
16-bit data (mono)
in memory
L
n+1
L
n
lsb
msb
msb
lsb
L
n+1
L
n
lsb
msb
msb
lsb
Note: A+0 corresponds to byte-zero lane of SDRAM/Hwy
and A+3 corresponds to byte-three lane of SDRAM/Hwy
lsb
is the least significant byte
msb
is the most significant byte
R
n+1
L
n+1
R
n
L
n
A+3
A+3
A+2
A+1
A+0
A+2
A+1
A+0
8-bit data (stereo)
in memory
R
n+1
L
n+1
R
n
L
n
A+3
A+3
A+2
A+1
A+0
A+2
A+1
A+0
16-bit data (stereo)
in memory
R
n
L
n
lsb
msb
msb
lsb
R
n
L
n
lsb
msb
msb
lsb
A+3
A+3
A+2
A+1
A+0
A+2
A+1
A+0
32-bit data
in memory
msb
lsb
lsb
msb
Figure C-15. SSI data format as seen in highway
A+3
A+3
A+2
A+1
A+0
A+2
A+1
A+0
16-bit half-word data
in CPU/MMIOs
D
n+1
D
n
D
n+1
D
n
lsb
msb
msb
lsb
Note: A+0 corresponds to byte-0 lane of CPU/Hwy
and A+3 corresponds to byte-3 lane of CPU/Hwy
lsb
is the least significant byte
msb
is the most significant byte
SSI_CTL.EMS = 0
SSI_CTL.EMS = 1
lsb
msb
msb
lsb
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