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參數(shù)資料
| 型號(hào)： | PTM1300AEBEA |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | Programmable Media Processor |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA292 |
| 封裝： | PLASTIC, SOT-553-1, BGA-292 |
| 文件頁數(shù)： | 177/533頁 |
| 文件大小： | 6857K |
| 代理商： | PTM1300AEBEA |
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Philips Semiconductors
SDRAM Memory System
PRODUCT SPECIFICATION
12-3
12.6
MEMORY SYSTEM PROGRAMMING
Memory system parameters are determined by the con-
tents of two configuration registers, MM_CONFIG and
PLL_RATIOS.
Table 12-4
describes the function of
these registers, and
Figure 12-2
shows their formats. To
ensure compatibility with future devices, any undefined
MMIO bits should be ignored when read.
MM_CONFIG and PLL_RATIOS are loaded from the
boot EEPROM, as described in
Section 13.5, “Detailed
EEPROM Contents.”
During this boot process, the mem-
ory interface is held in reset state. After the memory in-
terface is released from reset, the contents of these reg-
isters cannot be altered.
These registers are visible in MMIO space. They can be
read, but writes have no effect.
12.6.1
MM_CONFIG Register
The MM_CONFIG register tells the memory interface
how to use the local DRAM memory. The fields in this
register tell the interface the rank size and the refresh
rate of the memory.
Table 12-6
summarizes the field
functions.
REFRESH (Refresh interval).
The 16-bit REFRESH
field specifies the number of memory-system clock cy-
cles between refresh operations. The default value of
this register is 1000 (0x03E8). See
Section 12.11, “Re-
fresh,”
for more information.
Bit 3 of MM_CONFIG must be set to ‘0’ for normal oper-
ation.
SIZE (Rank size).
The 3-bit SIZE field specifies the size
of each rank of DRAM. Each rank must be the size spec-
ified by SIZE. The default is a rank size of 4MB. Refer to
Table 12-5
for the interpretation of this field.
12.6.2
PLL_RATIOS Register
The PLL_RATIOS register controls the operation of the
separate memory-interface and CPU PLLs. Fields in this
register determine if the PLLs are active and what in-
put:output ratio each PLL should generate.
Table 12-6
summarizes the field functions.
Figure 12-3
shows how
the PLLs are connected and how fields in the
PLL_RATIOS register control them.
CR (CPU-to-memory PLL ratio).
The 3-bit CR field se-
lects one of five input-to-output clock ratios for the CPU
PLL. The input clock is the memory system clock; the
output clock determines the TM1300 core operating fre-
quency. The default value is ‘0’, which implies a 1:1
CPU:memory ratio. See
Table 12-6
for other encodings.
SR (Memory-to-external PLL ratio).
The 1-bit SR field
selects one of two memory-to-external clock ratios for
the memory interface PLL. The PLL input is TM1300’s
Figure 12-2. Memory interface configuration registers.
31
0
MM_CONFIG (r/o)
4
2
3
0
SIZE
PLL_RATIOS (r/o)
CR
REFRESH
19
31
0
4
2
3
7
SDRAM PLL Bypass
SDRAM PLL Disable
CPU PLL Bypass
CPU PLL Disable
SDRAM Ratio
CPU Ratio
5
6
SB SD CB CD SR
0x10 0100
MMIO_base
offset:
0x10 0300
Figure 12-3. TM1300 memory and core PLL connections.
Memory System
PLL
DSPCPU PLL
CR
0
4
2
3
7
5
6
SD SB CD CB SR
PLL_RATIOS Register
TM1300
Core
Clock
TM1300
TRI_CLKIN
MM_CLK1
MM_CLK0
External Clock Input
Memory System Clocks
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