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參數(shù)資料
| 型號(hào)： | MT16LSDT12864AG-133XX |
| 元件分類： | DRAM |
| 英文描述： | 128M X 64 SYNCHRONOUS DRAM MODULE, 5.4 ns, DMA168 |
| 封裝： | MO-161, DIMM-168 |
| 文件頁數(shù)： | 8/28頁 |
| 文件大?。?/td> | 954K |
| 代理商： | MT16LSDT12864AG-133XX |
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PDF: 09005aef8088b2e3/Source: 09005aef8088077a
Micron Technology, Inc., reserves the right to change products or specifications without notice.
SD8_16C64_128x64AG.fm - Rev. C 6/05 EN
16
2002 Micron Technology, Inc. All rights reserved.
512MB (SR), 1GB (DR): (x64) 168-Pin SDRAM UDIMM
Capacitance
AC Operating Specifications
Table 14:
Capacitance – 512MB
Parameter
Symbol
Min
Max
Units
Input capacitance: Address and command
CI1
20
30.4
pF
Input capacitance: CK
CI2
13.3
17.3
pF
Input capacitance: S#
CI3
10
15.2
pF
Input capacitance: CKE
CI4
20
30.4
pF
Input capacitance: DQMB
CI5
2.5
3.8
pF
Input/Output capacitance: DQ
CIO2
46
pF
Table 15:
Capacitance – 1GB
Parameter
Symbol
Min
Max
Units
Input capacitance: Address and command
CI1
40
60.8
pF
Input capacitance: CK
CI2
13.3
17.3
pF
Input capacitance: S#
CI3
10
15.2
pF
Input capacitance: CKE
CI4
20
30.4
pF
Input capacitance: DQMB
CI5
57.6
pF
Input/Output capacitance: DQ
CIO2
812
pF
Table 16:
Electrical Characteristics and Recommended AC Operating Conditions
Module AC timing parameters comply with PC100 and PC133 Design Specs, based on component parameters
AC Characteristics
Symbol
-13E
-133
Units
Notes
Parameter
Min
Max
Min
Max
Access time from CLK (positive edge)
CL = 3
tAC(3)
5.4
ns
27
CL = 2
tAC(2)
5.4
6
ns
Address hold time
tAH
0.8
ns
Address setup time
tAS
1.5
ns
CLK high-level width
tCH
2.5
ns
CLK low-level width
tCL
2.5
ns
Clock cycle time
CL = 3
tCK(3)
7
7.5
ns
CL = 2
tCK(2)
7.5
10
ns
CKE hold time
tCKH
0.8
ns
CKE setup time
tCKS
1.5
ns
CS#, RAS#, CAS#, WE#, DQM hold time
tCMH
0.8
ns
CS#, RAS#, CAS#, WE#, DQM setup time
tCMS
1.5
ns
Data-in hold time
tDH
0.8
ns
Data-in setup time
tDS
1.5
ns
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