參數(shù)資料
型號(hào)： MCF5249VM140
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160
封裝： 15 X 15 MM, MAPBGA-160
文件頁(yè)數(shù)： 4/454頁(yè)
文件大小： 6701K
代理商： MCF5249VM140
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Synchronous Operation
MOTOROLA
Synchronous DRAM Controller Module
7-9
7.3.2.3 DRAM CONTROLLER MASK REGISTERS (DMR0/DMR1)
The DMRn, Figure 7-5, includes mask bits for the base address and for address attributes.
Table 7-6 describes DMRn fields.
31
18 17
9
8
7654321
0
Field
BAM
—
WP — C/I AM SC SD UC UD V
Reset
Uninitialized
0
R/W
Addr
MBAR + 0x10C (DMR0), 0x114 (DMR1)
Figure 7-5 DRAM Controller Mask Registers (DMR0 and DMR1)
Table 7-6 DMR0/DMR1 Field Descriptions
BITS
NAME
DESCRIPTION
31–18
BAM
Base address mask. Masks the associated DACRn[BA]. Lets the DRAM controller connect
to various DRAM sizes. Mask bits need not be contiguous (see
0
The associated address bit is used in decoding the DRAM hit to a memory block.
1
The associated address bit is not used in the DRAM hit decode.
17–9
—
Reserved, should be cleared.
8
WP
Write protect. Determines whether the associated block of DRAM is write protected.
0
Allow write accesses
1
Ignore write accesses. The DRAM controller ignores write accesses to the memory
block and an address exception occurs. Write accesses to a write-protected DRAM
region are compared in the chip select module for a hit. If no hit occurs, an external bus
cycle is generated. If this external bus cycle is not acknowledged, an access exception
occurs.
7
—
Reserved, should be cleared.
6–1
AMx
Address modifier masks. Determine which accesses can occur in a given DRAM block.
0
Allow access type to hit in DRAM
1
Do not allow access type to hit in DRAM
BIT
ASSOCIATED ACCESS TYPE
ACCESS DEFINITION
C/I
CPU space/interrupt acknowledge
MOVEC instruction or interrupt acknowledge cycle
AM
Alternate master
External or DMA master
SC
Supervisor code
Any supervisor-only instruction access
SD
Supervisor data
Any data fetched during the instruction access
UC
User code
Any user instruction
UD
User data
Any user data
0
V
Valid. Cleared at reset to ensure that the DRAM block is not erroneously decoded.
0
Do not decode DRAM accesses.
1
Registers controlling the DRAM block are initialized; DRAM accesses can be decoded.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料
PDF描述
MCF5249VF140 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160
MCF5251CDVM140 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225
MCF5251CEVM140 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225
MCF5251EVM140 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225
MCF54417CMJ250 MICROPROCESSOR, PBGA256
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MCF5251 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor
MCF5251_07 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet
MCF5251_08 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor
MCF5251CDVM140 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor
MCF5251CEVM140 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor
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