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參數(shù)資料
| 型號： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 368/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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SDRAM Controller Signals
MOTOROLA
Signal Description
2-5
2.3.3
OUTPUT ENABLE
The OE signal is intended to be connected to the output enable of asynchronous memories connected to
chip selects. During bus read cycles, the ColdFire processor will drive OE low.
2.3.4
DATA BUS
The data bus (D[31:16]) is bi-directional and non-multiplexed. Data is registered by the MCF5249 on the
rising clock edge. The port width for each chip-select and DRAM bank are programmable. The data bus
uses a default configuration if none of the chip-selects or DRAM bank match the address decode. All 16
bits of the data bus are driven during writes, regardless of port width or operand size.
2.3.5
TRANSFER ACKNOWLEDGE
The TA/GPIO20 pin is the transfer acknowledge signal.
2.4
SDRAM CONTROLLER SIGNALS
The following SDRAM signals provide a seamless interface to external SDRAM. An SDRAM width of 16
bits is supported and can access as much as 64 Mbytes of memory. ADRAMs are not supported.
Note: The SDRAM_CS2 signal is only used on the 160 MAPBGA package.
2.5
CHIP SELECTS
There are two chip select outputs on the MCF5249 device. CS0 and CS1/GPIO58. The second signal is
multiplexed with a GPIO signal. The active low chip selects can be used to access asynchronous
memories. The interface is glueless.
Table 2-2 SDRAM Controller Signals
SDRAM SIGNAL
DESCRIPTION
synchronous DRAM row address strobe The SDRAS active low pin provides a seamless interface to the
RAS input on synchronous DRAM
Synchronous DRAM Column Address
Strobe
The SDCAS active low pin provides a seamless interface to
CAS input on synchronous DRAM.
Synchronous DRAM Write
The SDWE active-low pin is asserted to signify that a SDRAM
write cycle is underway. This pin outputs logic ‘1’ during read
bus cycles.
Synchronous DRAM Chip Enables
The SDRAM_CS1 and SDRAM_CS2/gpio7 active-low output
signals are used during synchronous mode to route directly to
the chip selects of up to 2 SDRAM devices.
The SDRAM_CS2/gpio7 can be programmed to be gpio using
the GPIO-FUNCTION register.
Synchronous DRAM UDQM and LQDM
signals
The DRAM byte enables UDMQ and LDQM are driven by the
SDUDQM and SDLDQM byte enable outputs.
Synchronous DRAM clock
The DRAM clock is driven by the SCLK signal
Synchronous DRAM Clock Enable
The BCLKE active high output signal is used during
synchronous mode to route directly to the SCKE signal of
external SDRAMs. This signal provides the clock enable to the
SDRAM.
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5249VF140 | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
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| MCF5251CEVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251EVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
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參數(shù)描述 |
|---|---|
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| MCF5251CEVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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