參數(shù)資料
型號(hào)： MCF5249VM140
廠商： FREESCALE SEMICONDUCTOR INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160
封裝： 15 X 15 MM, MAPBGA-160
文件頁(yè)數(shù)： 27/454頁(yè)
文件大?。?/td> 6701K
代理商： MCF5249VM140
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8-6
MCF5249UM
MOTOROLA
Data Transfer Operation
memory should be connected to[31:16] of the MCF5249 data bus. For a longword transfer, the most
significant word D[31:16] will be transferred on lane D[31:16], followed by the least significant word being
transferred.
8.5.1
BUS CYCLE EXECUTION
When a bus cycle is initiated, the MCF5249 processor compares the address of that bus cycle with the
base address and mask configurations programmed for various memory-mapped peripherals. These
include SRAM0, SRAM1, System Bus Controller 1 and 2, chip selects 0 and 1 and DRAM block 0 and 1. If
no match is found, the cycle will terminate in error. If a match is found for chip select 0 and 1, or DRAM
block 0 and 1, the bus cycle will be executed on the external bus. Chip select accesses follow timing
diagrams given in this section. DRAM accesses are different. They are described in the section on the
DRAM controller.
Figure 8-4 shows the type of access as a function of match in various memory space programming
registers.
Basic operation of the MCF5249 bus is a three-clock bus cycle. During the first clock, the address is
driven. CSx is asserted at the falling edge of the clock to indicate that address and attributes are valid and
stable. Data and TA are sampled during the second clock of a bus-read cycle. TA is generated internally in
the chip select module.
During a read, the external device provides data and is sampled at the rising edge at the end of the second
bus clock. This data is concurrent with TA, which is also sampled at the rising edge of the clock. During a
write, the MCF5249 drives data from the rising clock edge at the end of the first clock to the rising clock
edge at the end of the bus cycle.
Users can add wait states between the first and second clocks by delaying the assertion of TA. This refers
to internal transfers only and not the write cycles. This is done by programming the relevant chip select
Table 8-4 Accesses by Matches
KRAM
MATCHES
SBC 2
MATCHES
SBC 1
MATCHES
NUMBER OF
CHIP
SELECTS
REGISTER
MATCHES
NUMBER OF
DRAM
CONTROLLE
R REGISTER
MATCHES
TYPE OF ACCESS
yes
any
on-chip SRAM
no
yes
any
SBC 2
no
yes
none
SBC 0
no
single
none
As defined by Chip-Select
control register
no
none
single
As defined by DRAM
control register
no
None
Undefined
All other combinations
Undefined
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料
PDF描述
MCF5249VF140 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160
MCF5251CDVM140 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225
MCF5251CEVM140 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225
MCF5251EVM140 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225
MCF54417CMJ250 MICROPROCESSOR, PBGA256
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MCF5251 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor
MCF5251_07 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet
MCF5251_08 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor
MCF5251CDVM140 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:ColdFire Processor
MCF5251CEVM140 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:ColdFire Processor
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