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參數(shù)資料
| 型號： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 325/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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JTAG Registers
MOTOROLA
IEEE 1149.1 Test Access Port (JTAG)
20-7
and other part identification data. The IDcode register has been implemented in accordance with IEEE
1149.1A so that the least significant bit of the shift register stage is set to logic 1 on the rising edge of TCK
following entry into the capture-DR state. Therefore, the first bit to be shifted out after selecting the IDcode
register is always a logic 1. The remaining 31-bits are also set to fixed values (see section 20.4.2 IDcode
Register) on the rising edge of TCK following entry into the capture-DR state.
The IDCODE instruction is the default value placed in the instruction register when a JTAG reset is
accomplished by either asserting TRST or holding TMS high while clocking TCK through at least five rising
edges and the falling edge after the fifth rising edge. A JTAG reset will cause the TAP state machine to
enter the test-logic-reset state (normal operation of the TAP state machine into the test-logic-reset state
will also result in placing the default value of octal 1 into the instruction register). The shift register portion
of the instruction register is loaded with the default value of hex 1 when in the Capture-IR state and a rising
edge of TCK occurs.
20.4.1.3
SAMPLE/PRELOAD Instruction
The SAMPLE/PRELOAD instruction provides two separate functions. First, it obtains a sample of the
system data and control signals present at the MCF5249 input pins and just prior to the boundary scan cell
at the output pins. This sampling occurs on the rising edge of TCK in the capture-DR state when an
instruction encoding of hex 2 is resident in the instruction register. Users can observe this sampled data by
shifting it through the boundary-scan register to the output TDO by using the shift-DR state. Both the data
capture and the shift operation are transparent to system operation. Users are responsible for providing
some form of external synchronization to achieve meaningful results because there is no internal
synchronization between TCK and the system clock, CLK.
The second function of the SAMPLE/PRELOAD instruction is to initialize the boundary scan register
update cells before selecting EXTEST or CLAMP. This is achieved by ignoring the data being shifted out of
the TDO pin while shifting in initialization data. The update-DR state in conjunction with the falling edge of
TCK can then transfer this data to the update cells. This data will be applied to the external output pins
when one of the instructions listed above is applied.
20.4.1.4
CLAMP Instruction
The CLAMP instruction selects the bypass register and asserts functional reset while simultaneously
forcing all output pins and bidirectional pins configured as outputs to the fixed values that are preloaded
and held in the boundary-scan update registers. This instruction enhances test efficiency by reducing the
overall shift path to a single bit (the bypass register) while conducting an EXTEST type of instruction
through the boundary-scan register. The CLAMP instruction becomes active on the falling edge of TCK in
the update-IR state when the data held in the instruction-shift register is equivalent to hex 3.
20.4.1.5
HIGHZ Instruction
The HIGHZ instruction anticipates the need to backdrive the output pins and protect the input pins from
random toggling during circuit board testing. The HIGHZ instruction selects the bypass register, forcing all
output and bidirectional pins to the high-impedance state.
The HIGHZ instruction goes active on the falling edge of TCK in the update-IR state when the data held in
the instruction shift register is equivalent to hex 4.
20.4.1.6
BYPASS Instruction
The BYPASS instruction selects the single-bit bypass register, creating a single-bit shift register path from
the TDI pin to the bypass register to the TDO pin. This instruction enhances test efficiency by reducing the
overall shift path when a device other than the MCF5249 processor becomes the device under test on a
board design with multiple chips on the overall 1149.1 defined boundary-scan chain. The bypass register
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5249VF140 | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
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| MCF5251CEVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251EVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
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參數(shù)描述 |
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| MCF5251CEVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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