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參數(shù)資料
| 型號： | MC68349FT25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MICROCONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 376/420頁 |
| 文件大小： | 1645K |
| 代理商： | MC68349FT25 |
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3- 8
MC68349 USER'S MANUAL
MOTOROLA
A1 and A0 also affect operation of the data multiplexer. During an operand transfer, A31–
A2 indicate the long-word base address of that portion of the operand to be accessed; A1
and A0 indicate the byte offset from the base. Table 3-4 lists the encoding of A1 and A0
and the corresponding byte offset from the long-word base.
Table 3-4. Address Offset Encoding
A1
A0
Offset
0
+0 Byte
0
1
+1 Byte
1
0
+2 Bytes
1
+3 Bytes
Table 3-5 lists the bytes required on the data bus for read cycles. The entries shown as
OPx are portions of the requested operand that are read during that bus cycle and are
defined by SIZ1, SIZ0, A1, and A0 for the bus cycle. Bytes labeled x are “don’t cares” and
are not required during that read cycle.
When the MC68349 executes code from 32-bit memory with one or more blocks of the
configurable instruction cache (CIC) used as instruction cache, the memory subsystem
must respond to word-sized code fetches with valid data on both words of the data bus.
Although only the instruction word specifically requested is routed to the CPU32+
instruction pipeline, both words on the bus are assumed valid and are cached in the CIC.
Table 3-6 lists the combinations of SIZ1, SIZ0, A1, and A0 and the corresponding pattern
of the data transfer for write cycles from the internal multiplexer of the MC68349 to the
external data bus. Bytes labeled x are “don't cares.”
Figure 3-4 shows the transfer of a long-word operand to a word port. In the first bus cycle,
the MC68349 places the four operand bytes on the external bus. Since the address is
long-word aligned in this example, the multiplexer follows the pattern in the entry of Table
4-6 corresponding to SIZ0, SIZ1, A0, A1 = 0000. The port latches the data on bits D16–
D31 of the data bus, asserts DSACK1 ( DSACK0 remains negated), and the MC68349
terminates the bus cycle. It then starts a new bus cycle with SIZ0, SIZ1, A0, A1 = 1010 to
transfer the remaining 16 bits. SIZ0 and SIZ1 indicate that a word remains to be
transferred; A0 and A1 indicate that the word corresponds to an offset of two from the
base address. The multiplexer follows the pattern corresponding to this configuration of
the size and address signals and places the two least significant bytes of the long word on
the word portion of the bus (D16–D31). The bus cycle transfers the remaining bytes to the
word-size port. Figure 3-5 shows the timing of the bus transfer signals for this operation.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68356CZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC68356ZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC6840L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
| MC68A40L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
| MC68A40CL | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68349FT25A | 制造商:Motorola Inc 功能描述: |
| MC68349V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HIGH PERFORMANCE INTEGRATED PROCESSOR |
| MC6835 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-BIT MPUS, 8-BIT MCUS, 8-BIT PERIPHERALS |
| MC68360 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68360AD | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MC68360 QUad Integrated Communication Controller (QUICCa?￠) |
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