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參數(shù)資料
| 型號： | MC68349FT25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MICROCONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 150/420頁 |
| 文件大?。?/td> | 1645K |
| 代理商： | MC68349FT25 |
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5- 78
MC68349 USER’S MANUAL
MOTOROLA
Operand Data:
None
Result Data:
The “command complete” response ($0FFFF) is returned during the next shift
operation.
5.7.2.8.16 Future Commands. Unassigned command opcodes are reserved by Motorola
for future expansion. All unused formats within any revision level will perform a NOP and
return the ILLEGAL command response.
5.7.3 Deterministic Opcode Tracking
The CPU32+ utilizes deterministic opcode tracking to trace program execution. Three
signals, IPIPE1 , IPIPE0 , and IFETCH , provide all information required to analyze
instruction pipeline operation.
5.7.3.1 INSTRUCTION FETCH (
IFETCH). IFETCH indicates which bus cycles are
accessing data to fill the instruction pipeline. IFETCH is pulse-width modulated to multiplex
two indications on a single pin. Asserted for a single clock cycle, IFETCH indicates that
the data from the current bus cycle is to be routed to the instruction pipeline. IFETCH held
low for two clock cycles indicates that the instruction pipeline has been flushed. The data
from the bus cycle is used to begin filling the empty pipeline. Both user and supervisor
mode fetches are signaled by IFETCH .
Proper tracking of bus cycles via IFETCH on a fast bus requires a simple state machine.
On a two-clock bus, IFETCH may signal a pipeline flush with associated prefetch followed
immediately by a second prefetch. That is, IFETCH remains asserted for three clocks, two
clocks indicating the flush/fetch and a third clock signaling the second fetch. These two
operations are easily discerned if the tracking logic samples IFETCH on the two rising
edges of CLKOUT, which follow the AS (DS during show cycles) falling edge. Three-clock
and slower bus cycles allow time for negation of the signal between consecutive
indications and do not experience this operation.
5.7.3.2 INSTRUCTION PIPE (
IPIPE1, IPIPE0 ). The internal instruction pipeline can be
modeled as a three-stage FIFO (see Figure 5-32). Stage A is an input buffer—data can be
used out of stages B and C. The IPIPE1 , IPIPE0 signals indicate the advance of
instructions in the pipeline.
The 16-bit instruction register A (IRA) and 16-bit instruction register L (IRL) hold incoming
words as they are prefetched. No decoding occurs in IRA or IRL. Instruction register B
(IRB) provides initial decoding of the opcode and decoding of extension words; it is a
source of immediate data. Instruction register C (IRC) supplies residual opcode decoding
during instruction execution.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68356CZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC68356ZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC6840L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
| MC68A40L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
| MC68A40CL | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC68349FT25A | 制造商:Motorola Inc 功能描述: |
| MC68349V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HIGH PERFORMANCE INTEGRATED PROCESSOR |
| MC6835 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-BIT MPUS, 8-BIT MCUS, 8-BIT PERIPHERALS |
| MC68360 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68360AD | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MC68360 QUad Integrated Communication Controller (QUICCa?￠) |
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