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參數(shù)資料
| 型號(hào)： | MC68349FT25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MICROCONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 372/420頁 |
| 文件大小： | 1645K |
| 代理商： | MC68349FT25 |
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3- 4
MC68349 USER'S MANUAL
MOTOROLA
3.1.5 Data Bus (D31–D0)
This bidirectional, nonmultiplexed, parallel bus contains the data being transferred to or
from the MC68349. A read or write operation may transfer 8, 16, or 32 bits of data in one
bus cycle. During a read cycle, the data is latched by the MC68349 on the last falling edge
of the clock for that bus cycle. For a write cycle, all 32 bits of the data bus are driven,
regardless of the port width or operand size. The MC68349 places the data on the data
bus approximately one-half clock cycle after AS is asserted in a write cycle.
3.1.6 Data Strobe (
DS)
DS is an output timing signal that applies to the data bus. For a read cycle, the MC68349
asserts DS and AS simultaneously to signal the external device to place data on the bus.
For a write cycle, DS signals to the external device that the data to be written is valid. The
MC68349 asserts DS approximately one clock cycle after the assertion of AS during a
write cycle.
3.1.7 Bus Cycle Termination Signals
The following signals can terminate a bus cycle.
3.1.7.1 DATA TRANSFER AND SIZE ACKNOWLEDGE SIGNALS (
DSACK1 AND
DSACK0). During bus cycles, external devices assert DSACK1 and/or DSACK0 as part of
the bus protocol. During a read cycle, this signals the MC68349 to terminate the bus cycle
and to latch the data. During a write cycle, this indicates that the external device has
successfully stored the data and that the cycle may terminate. These signals also indicate
to the MC68349 the size of the port for the bus cycle just completed (see Table 3-3). Refer
to 3.3.1 Read Cycle for timing relationships of DSACK1 and DSACK0.
Additionally, the system integration module (SIM49) chip select address mask register can
be programmed to internally generate DSACK1 and DSACK0 for external accesses,
eliminating logic required to generate these signals. However, if external DSACK≈ signals
are returned earlier than indicated by the DD bits in the chip select address mask register,
the cycle will terminate sooner than programmed. Refer to Section 4 System Integration
Module for additional information. The SIM49 can alternatively be programmed to
generate a fast termination cycle, providing a two-cycle external access. Refer to 3.2.6
Fast Termination Cycles for additional information on these cycles.
3.1.7.2 BUS ERROR (
BERR). This signal is a bus cycle termination indicator and can be
used in the absence of DSACK≈ to indicate a bus error condition. BERR can also be
asserted in conjunction with DSACK≈ to indicate a bus error condition, provided it meets
the appropriate timing described in this section and in Section 11 Electrical
Characteristics. Additionally, BERR and HALT can be asserted together to indicate a
retry termination. Refer to 3.5 Bus Exception Control Cycles for additional information
on the use of these signals.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68356CZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC68356ZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC6840L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
| MC68A40L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
| MC68A40CL | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68349FT25A | 制造商:Motorola Inc 功能描述: |
| MC68349V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HIGH PERFORMANCE INTEGRATED PROCESSOR |
| MC6835 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-BIT MPUS, 8-BIT MCUS, 8-BIT PERIPHERALS |
| MC68360 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68360AD | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MC68360 QUad Integrated Communication Controller (QUICCa?￠) |
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