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參數(shù)資料
| 型號： | MC68349FT25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MICROCONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 10/420頁 |
| 文件大?。?/td> | 1645K |
| 代理商： | MC68349FT25 |
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3- 56
MC68349 USER'S MANUAL
MOTOROLA
3.6.2 Bus Grant
The MC68349 supports operand coherency; thus, if an operand transfer requires multiple
bus cycles, the MC68349 does not release the bus until the entire transfer is complete.
Therefore, assertion of BG is subject to the following constraints:
The minimum time for BG assertion after BR is asserted depends on internal
synchronization (see Section 11 Electrical Characteristics).
During an external operand transfer, the MC68349 does not assert BG until after
the last cycle of the transfer (determined by SIZx and DSACK≈).
During an external operand transfer, the MC68349 does not assert BG as long as
RMC is asserted.
If the show cycle bits SHEN1–SHEN0 = 01, the MC68349 does not assert BG to
an external master.
Externally, the BG signal can be routed through a daisy-chained network or a priority-
encoded network. The MC68349 is not affected by the method of arbitration as long as the
protocol is obeyed.
3.6.3 Bus Grant Acknowledge
An external device cannot request and be granted the external bus while another device is
the active bus master. A device that asserts BGACK remains the bus master until it
negates BGACK. BGACK should not be negated until all required bus cycles are
completed. Bus mastership is terminated at the negation of BGACK.
Once an external device receives the bus and asserts BGACK, it should negate BR . If BR
remains asserted after BGACK is asserted, the MC68349 assumes that another device is
requesting the bus and prepares to issue another BG .
3.6.4 Bus Arbitration Control
The bus arbitration control unit in the MC68349 is implemented with a finite state machine.
As discussed previously, all asynchronous inputs to the MC68349 are internally
synchronized in a maximum of two cycles of the clock. As shown in Figure 3-37 input
signals labeled R and A are internally synchronized versions of BR and BGACK
respectively. The BG output is labeled G, and the internal high-impedance control signal is
labeled T. If T is true, the address, data, and control buses are placed in the high-
impedance state after the next rising edge following the negation of AS and RMC. All
signals are shown in positive logic (active high) regardless of their true active voltage
level. The state machine shown in Figure 3-37 does not have a state 1 or state 4.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68356CZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC68356ZP25 | 3 CHANNEL(S), 115K bps, SERIAL COMM CONTROLLER, PBGA357 |
| MC6840L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
| MC68A40L | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
| MC68A40CL | 3 TIMER(S), PROGRAMMABLE TIMER, CDIP28 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68349FT25A | 制造商:Motorola Inc 功能描述: |
| MC68349V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HIGH PERFORMANCE INTEGRATED PROCESSOR |
| MC6835 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-BIT MPUS, 8-BIT MCUS, 8-BIT PERIPHERALS |
| MC68360 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68360AD | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MC68360 QUad Integrated Communication Controller (QUICCa?￠) |
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