參數(shù)資料
型號(hào)： M32185F4VFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁(yè)數(shù)： 776/1032頁(yè)
文件大?。?/td> 5750K
代理商： M32185F4VFP
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DIRECT RAM INTERFACE (DRI)
14
14-20
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
(7) DWRPR (Capture Control WR Protect) bit (Bit 11)
This bit controls writing to DCPEN (capture enable) bit and DEXSL (capture enable external source
select) bit by enalbing or disabling the access for write. If this bit is "0" when the register is accessed
for write, the bits are write-enabled. If this bit is "1," the bits are write-protected.
(8) DTMSL (Data Capture Timing Select) bit (Bits 12–15)
These bits select the timing with which data is taken in after a data capture event is detected. The
DRI detects an event on each falling edge of BCLK. When the default timing is selected, data is
taken in synchronously with the falling edge of the same BCLK cycle in which an event is detected.
With this as the starting point, data capture can be chosen to occur 1 BCLK to 15 BCLKs later.
Figure 14.2.6 shows a data capture timing chart.
Note: When special mode is selected, be sure to select the default timing.
Table 14.2.1 Capture Data Positions
DD0–7
DD8–15
DD16–23
DD24–31
When 8 bits wide
Captured data
Don't care
When 16 bits wide
Captured data
Don't care
When 32 bits wide
Captured data
Notes: When operating in special mode, the relationship between the actual data bus width and the register
value set by the input data bus width select bits varies. For details, refer to DRI Special Mode Control
Register (DRISPMOD).
DD0 is the MSB, and DD31 is the LSB.
Table 14.2.2 Pins in Each Pin Group
Function
Pin group A
Pin group B
DD03SEL="0"
DD03SEL="1"
DD0
P127/TCLK3/CS3#/DD0
P107/TO15/RXD4/DD0
P00/DB0/TO21/DD0
DD1
P126/TCLK2/CS2#/DD1
P106/TO14/TXD4/DD1
P01/DB1/TO22/DD1
DD2
P125/TCLK1/A10/DD2
P105/TO13/SCLKI4/SCLKO4/DD2
P02/DB2/TO23/DD2
DD3
P124/TCLK0/A9/DD3
P104/TO12/TIN25/DD3
P03/DB3/TO24/DD3
DD4
P117/TO7/TO36/DD4
P04/DB4/TO25/DD4
DD5
P116/TO6/TO35/DD5
P05/DB5/TO26/DD5
DD6
P115/TO5/TO34/DD6
P06/DB6/TO27/DD6
DD7
P114/TO4/TO33/DD7
P07/DB7/TO28/DD7
DD8
P113/TO3/TO32/DD8
P10/DB8/TO29/DD8
DD9
P112/TO2/TO31/DD9
P11/DB9/TO30/DD9
DD10
P111/TO1/TO30/DD10
P12/DB10/TO31/DD10
DD11
P110/TO0/TO29/DD11
P13/DB11/TO32/DD11
DD12
P97/TO20/DD12
P14/DB12/TO33/DD12
DD13
P96/TO19/DD13
P15/DB13/TO34/DD13
DD14
P95/TO18/RXD5/DD14
P16/DB14/TO35/DD14
DD15
P94/TO17/TXD5/DD15
P17/DB15/TO36/DD15
14.2 DRI Related Registers
Notes: Which pin groups (pin groups A or B) is used is selected in the DDSL bit.
When pin group A is selected which pin is used for DD0 to DD3 is selected in DD03SEL of DDSEL register.
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PDF描述
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