參數(shù)資料
型號： M32185F4VFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 627/1032頁
文件大?。?/td> 5750K
代理商： M32185F4VFP
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13
CAN MODULE
13-23
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
13.2.1 CAN Bus Mode Control Register
CAN Bus Mode Control Register (CANBUSCR)
<Address: H’0080 052A>
123456
b7
b0
CBUSSELP
00000000
CBUSSEL
<Upon exiting reset: H’00>
b
Bit Name
Function
R
W
0–5
No function assigned. Fix to "0."
00
6
CBUSSELP
0W
(CBUSSEL write control bit)
7
CBUSSEL
0: CAN0/CAN1 CAN bus independent
R
W
(CAN bus mode select bit)
1: CAN0/CAN1 CAN bus share
Note: Change this register value with FRST bits (inside the CAN control register) of both CAN0 & CAN1 set at "1."
By setting the CBUSSEL bit to "1," two CAN modules are internally connected, which can be used artificially as
64-slot CAN.
When CBUSSEL = 0
CAN0 and CAN1 use CTX0/CRX0 and CTX1/CRX1 as a pin, respectively.
When CBUSSEL = 1
Both CAN0 and CAN1 use CTX0/CRX0 as a pin.
When CAN0 / CAN1 CAN bus share (CBUSSEL = 1 ) are described below.
Do not select CTX1/CRX1 with the port operation mode register/port peripheral function select register.
When both CANs generate a transmit request and both CAN0/CAN1 in operation, the output of CAN
having ID with higher priority corresponds to CTX0 output due to internal arbitration. Also, the CAN lost in
arbitration then operates as a receiving node, but no dominant level is output in the ACK field.
In case where both CAN0 and CAN1 are operated, the CANs do not perform operation as error passive node
as viewed from the outside unless the both of them are in error passive state. The CANs do not perform
operation as error bus off node as viewed from the outside unless the both of them are in error bus off state.
Therefore, consideration is required such as making both CANs error states the same in software.
Do not set the transmit slot that has the same ID in both CAN0 and CAN1.
When both CAN0 and CAN1 are being operated, if there is a slot which completes one CAN transmission
and meets the receiving conditions by the other CAN, "the other CAN" stores the received data.
When set this resiter, procedure is described below.
1. Write "1" in CBUSSEL write control bit (CBUSSELP)
2. Following 1. write "0" in CBUSSEL write control bit (CBUSSELP) , write "0" or "1" in CBUSSEL output
prohibition select bit (CBUSSEL)
Note: If theare are writing cycles from CPU, DMA, SDI (tool), NBD to any other area between 1 and 2, the
continuous setting ( A pair of two consecutive is 1 set for writing operation) is disabled and the writing
value is not reflected. Therefore, disable interrupts and DMA transfers before setting. However the
writing cycle from RTD and DRI are not effected.
13.2 CAN Module Related Registers
相關(guān)PDF資料
PDF描述
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M34283G2-XXXGP 4-BIT, MROM, 4 MHz, MICROCONTROLLER, PDSO20
M34502E4FP 4-BIT, OTPROM, MICROCONTROLLER, PDSO24
M34502M4-XXXFP 4-BIT, MROM, MICROCONTROLLER, PDSO24
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