參數(shù)資料
型號(hào)： M32185F4VFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁(yè)數(shù)： 559/1032頁(yè)
文件大?。?/td> 5750K
代理商： M32185F4VFP
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SERIAL INTERFACE
12
12-24
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
12.2.7 SIO Baud Rate Registers
SIO0 Baud Rate Register (S0BAUR)
<Address: H'0080 0117>
SIO1 Baud Rate Register (S1BAUR)
<Address: H'0080 0127>
SIO2 Baud Rate Register (S2BAUR)
<Address: H'0080 0137>
SIO3 Baud Rate Register (S3BAUR)
<Address: H'0080 0147>
SIO4 Baud Rate Register (S4BAUR)
<Address: H'0080 0A17>
SIO5 Baud Rate Register (S5BAUR)
<Address: H'0080 0A27>
9
101112
13
14
b15
b8
BRG
????????
<Upon exiting reset: Undefined>
b
Bit Name
Function
R
W
8–15
BRG
Baud rate divide value is set in these bits
R
W
Baud rate divide value
(1) BRG (baud rate divide value) (Bits 8–15)
The SIO Baud Rate Registers are used to set a baud rate divide value, so that the BRG count source
selected by SIO Transmit Control Register (SnTCNT) is divided by (n + 1) where n = BRG set value.
Because the BRG value initially is undefined, be sure to set the divide value before the serial interface
starts operating. The value written to the BRG during transmit/receive operation takes effect in the next
cycle after the BRG counter has finished counting.
When using the internal clock (to output the SCLKO signal) in CSIO mode, the serial interface divides the
clock divider count source using a clock divider and then divides the resulting clock by (n + 1) where n =
BRG set value and further by 2, thereby generating a transmit/receive shift clock.
When using an external clock in CSIO mode, the serial interface does not use the BRG. (Transmit/receive
operations are synchronized to the externally supplied clock.)
During UART mode, the serial interface divides the clock divider count source using a clock divider and
then divides the resulting clock by (n + 1) where n = BRG set value and further by 16, thereby generating
a transmit/receive shift clock.
When using SIO0, SIO1, SIO4 or SIO5 in UART mode, set the relevant port to function as an SCLKO pin,
so that a BRG output clock divided by 2 can be output from that SCLKO pin.
During internal clock CSIO mode, make sure the transfer rate does not exceed f(BCLK)/8.
The baud rate register set value when internal clock CSIO mode is selected can be calculated by the
following equations.
CSIO Mode
UART Mode
Clock divider count source: selected between f(BCLK) and f(BCLK)/2 by setting the SIO Spe-
cial Mode Register clock divider count source select bit.
Clock divider divide value: selected among 1, 8, 32 and 256 by setting the SIO Transmit
Control Register BRG count source select bit.
SIO Baud Rate Register Set Value =
Clock Divider Count Source
1
Baud Rate
× Clock Divider Divide Value × 2
SIO Baud Rate Register Set Value =
Clock Divider Count Source
1
Baud Rate
× Clock Divider Divide Value × 16
12.2 Serial Interface Related Registers
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PDF描述
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