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參數資料
| 型號： | LSIFC909 |
| 英文描述： | LSIFC909 Fibre Channel I/O Processor technical manual v2.1 8/00 |
| 中文描述： | LSIFC909光纖通道I / O處理器技術手冊2.1 8 / 00 |
| 文件頁數： | 50/144頁 |
| 文件大?。?/td> | 1496K |
| 代理商： | LSIFC909 |
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4-10
Signal Descriptions
Table 4.5
describes the Configuration signals.
MWE[1:0]/
D23, C23
O
4 mA
Memory Write Enables
. These active LOW bank write
enables are required for interleaving configurations.
FLASHCS/
A22
O
4 mA
Flash Chip Select
. This active LOW chip select allows
connection of a single 8-bit Flash device.
MCLK
G23
O
8 mA
Memory Clock
. All synchronous RAM control/data
signals are referenced to the rising edge of this clock.
Exceptions are MOE/ and ZZ which are typically
asynchronous inputs to SRAM and/or Flash devices.
ADSC/
H23
O
4 mA
Address-Strobe-Controller
. Initiates read, write, or chip
deselect cycles, and latches in the current address.
ADV/
F23
O
4 mA
Advance
. When asserted LOW, the ADV/ input causes a
selected synchronous SRAM to increment its burst
BWE[3:0]/
D21, D22,
E20, E21
O
4 mA
Memory Byte Write Enables
. Active LOW, byte lane
write enables to allow writing of partial words to memory.
RAMCS/
B23
O
4 mA
RAM Chip Select
. Active LOW synchronous chip select
for all SSRAMS (up to four SSRAMS for interleaved and
depth expanded configuration).
ZZ
A23
O
4 mA
Snooze Control
. Asserting this output HIGH causes a
synchronous SRAM to enter its lowest power state (not
all RAMs support this function).
Table 4.4
Memory Interface (Cont.) Signals
Name
BGA Pos
Type Strength Description
Table 4.5
Configuration Signals
Name
BGA
Pos
Type
Strength
Description
ROMSIZE[1:0]
C13,
D13
I
N/A
ROM Size.
This field identifies the size of the ROM that is
connected to the device. The value of this bus should be
established at chip reset and should remain unchanged
until another chip reset. The encoding of this field is as
follows:
Bits [1:0]
ROM Size
00
256 Kbytes
01
512 Kbytes
10
1024 Kbytes
11
No external memory present
These pads contain an internal 100
μ
A pull-up.
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