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參數資料
| 型號： | LSIFC909 |
| 英文描述： | LSIFC909 Fibre Channel I/O Processor technical manual v2.1 8/00 |
| 中文描述： | LSIFC909光纖通道I / O處理器技術手冊2.1 8 / 00 |
| 文件頁數： | 134/144頁 |
| 文件大?。?/td> | 1496K |
| 代理商： | LSIFC909 |
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IX-2
Index
FC (Cont.)
data structure
2-5
devices
2-7
exchange
2-5
frames
2-5
interface
2-1
layer
2-2
link
1-7
N_Ports
2-3
NL_Port
1-4
sequence
2-5
structure
2-1
word
2-5
FCP
2-6
exchange
2-7
fibre channel protocol
1-1
fibre channel (FC)
2-1
fibre channel protocol (FCP)
1-1
flash bad signature (FBS)
5-26
flash ROM read timing
6-22
6-24
,
6-25
flash ROM write timing
6-26
FLASHCS/
4-10
frame
data
2-3
end of
2-4
link control
2-3
payload
2-7
start of
2-4
transfer
2-2
FRAME/
4-5
FSELPCI
4-6
FSELZ
4-11
functional block diagram
1-5
G
GNT/
4-3
GPIO[3:0]
4-12
H
host doorbell value (HDV)
5-25
host index value (HIVal)
5-31
host interface register set
5-23
I
I/O base address (IOBAdd)
5-14
I/O or memory space indicator (IOMemSP)
5-14
,
5-15
I/O processor (IOP)
5-24
IDSEL
4-4
initiator command sequence
2-7
input signals
6-3
INTA/
4-6
integrated transceiver
1-7
integration
2-3
interface
2-3
FC
2-1
media
2-2
PCI
1-6
system
1-6
upper layer protocol (ULP)
2-1
interface timing
FC 10-bit and OLC transmit
6-20
FC 10-bit receive
6-19
FC OLC receive
6-18
intermix class
2-10
internet protocol (IP)
2-1
interrupt line (IntLin)
5-20
interrupt pin (IntPin)
5-20
IOP doorbell status (IOPDS)
5-28
IRDY/
4-5
IREF
4-8
L
latency timer
5-5
(LatTim)
5-13
LCK_REF/
4-7
LED[3:0]/
4-12
link control frames
2-3
,
2-4
link controller
1-6
LIPRESET/
4-8
location of memory (type)
5-15
M
M66EN
4-6
MA[21:0]
4-9
master abort (MA)
5-10
maximum latency (MaxLat)
5-20
maximum stress ratings
6-2
MCLK
4-10
MD[31:0]
4-9
media interface
2-2
mem0 base address high (Mem0BAddH)
5-15
mem0 base address low (Mem0BAddL)
5-14
memory
controller
1-6
read command
5-6
read line command
5-6
read multiple
5-6
write and invalidate command
5-4
message
queueing models
3-5
transport
1-6
minimum grant (MinGnt)
5-20
MODE[7:0]
4-11
MOE[1:0]
4-9
MP[3:0]
4-9
MWE[1:0]/
4-10
O
ODIS
4-8
operating conditions
6-2
overview
1-1
1-3
P
packaging
6-27
PAR
4-6
PAR64
4-6
payload
2-4
,
2-7
PCI
bidirectional signals
6-4
bus commands
5-3
cache line size register support
5-4
commands
5-2
configuration registers
5-7
to
5-23
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