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參數(shù)資料
| 型號： | ISP1583 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | Hi-Speed Universal Serial Bus peripheral controller |
| 中文描述： | 高速通用串行總線外設(shè)控制器 |
| 文件頁數(shù)： | 40/87頁 |
| 文件大小： | 420K |
| 代理商： | ISP1583 |
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Philips Semiconductors
ISP1583
Hi-Speed USB peripheral controller
Product data
Rev. 03 — 12 July 2004
40 of 87
9397 750 13461
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
Remark:
When using a 16-bit microprocessor bus, the last byte of an odd-sized
packet is output as the lower byte (LSByte).
Remark:
Buffer Length is valid only after an interrupt is generated for the bulk
endpoint.
9.3.5
Buffer Status register (address: 1Eh)
This register is accessed using index. The endpoint index must first be set before
accessing this register for the corresponding endpoint. It reflects the status of the
double buffered endpoint FIFO. This register is valid only when the endpoint is
configured to be a double buffer.
Remark:
This register is not applicable to the control endpoint.
Table 40
shows the bit allocation of the Buffer Status register.
Table 38:
Bit
Symbol
Reset
Bus reset
Access
Bit
Symbol
Reset
Bus reset
Access
Buffer Length register: bit allocation
15
14
13
12
11
10
9
8
DATACOUNT[15:8]
0
0
R/W
4
DATACOUNT[7:0]
0
0
R/W
0
0
0
0
0
0
0
0
0
0
0
0
0
0
R/W
7
R/W
6
R/W
5
R/W
3
R/W
2
R/W
1
R/W
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Table 39:
Bit
15 to 0
Buffer Length register: bit description
Symbol
Description
DATACOUNT[15:0]
Determines the current packet size of the indexed endpoint
FIFO.
Table 40:
Bit
Symbol
Reset
Bus reset
Access
Buffer Status register: bit allocation
7
6
5
4
3
2
1
0
reserved
BUF1
0
0
R
BUF0
0
0
R
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Table 41:
Bit
7 to 2
1 to 0
Buffer Status register: bit description
Symbol
Description
-
reserved
BUF[1:0]
00 —
The buffers are not filled.
01 —
One of the buffers is filled.
10 —
One of the buffers is filled.
11 —
Both buffers are filled.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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