- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377496 > intel386 SX (Intel Corp.) 32-Bit CPU With a 16-Bit External Data Bus And a 24-bit External Address Bus(帶16位內(nèi)部數(shù)據(jù)總線和24位內(nèi)部地址總線32位微處理器) PDF資料下載
參數(shù)資料
| 型號(hào)： | intel386 SX |
| 廠商： | Intel Corp. |
| 英文描述： | 32-Bit CPU With a 16-Bit External Data Bus And a 24-bit External Address Bus(帶16位內(nèi)部數(shù)據(jù)總線和24位內(nèi)部地址總線32位微處理器) |
| 中文描述： | 32位16位外部數(shù)據(jù)總線和24位外部地址總線CPU（帶16位內(nèi)部數(shù)據(jù)總線和24位內(nèi)部地址總線32位微處理器） |
| 文件頁數(shù)： | 71/102頁 |
| 文件大小： | 1166K |
| 代理商： | INTEL386 SX |
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Intel386
TM
SX MICROPROCESSOR
Functional operating range: V
CC
e
5V
g
10%; T
CASE
e
0
§
C to 100
§
C
Table 7.6. Low Power (LP) Intel386
TM
SX Microprocessor
A.C. CharacteristicsD33 MHz and 25 MHz
(Continued)
Symbol
Parameter
33 MHz
Intel386 SX
25 MHz
Intel386 SX
Unit
Figure
Notes
Min
Max
Min
Max
t
10
W/R
Y
, M/IO
Y
, D/C
Y
,
ADS
Y
Valid Delay
4
15
4
17
ns
7.5
C
L
e
50 pF
(4)
t
11
W/R
Y
, M/IO
Y
, D/C
Y
,
ADS
Y
Float Delay
4
20
4
30
ns
7.6
(Note 1)
t
12
D
15
–D
0
Write Data
Valid Delay
7
23
7
23
ns
7.5
C
L
e
50 pF
(4, 5)
t
12a
D
15
–D
0
Write Data
Hold Time
2
2
ns
C
L
e
50 pF
(4)
t
13
D
15
–D
0
Write Data
Float Delay
4
17
4
22
ns
7.6
(Note 1)
t
14
HLDA Valid Delay
4
20
4
22
ns
7.6
C
L
e
50 pF
(4)
t
15
NA
Y
Setup Time
5
5
ns
7.4
t
16
NA
Y
Hold Time
2
3
ns
7.4
t
19
READY
Y
Setup Time
7
9
ns
7.4
t
20
READY
Y
Hold Time
4
4
ns
7.4
t
21
D
15
–D
0
Read Data
Setup Time
5
7
ns
7.4
t
22
D
15
–D
0
Read Data
Hold Time
3
5
ns
7.4
t
23
HOLD Setup Time
9
9
ns
7.4
t
24
HOLD Hold Time
2
3
ns
7.4
t
25
RESET Setup Time
5
8
ns
7.7
t
26
RESET Hold Time
2
3
ns
7.7
t
27
NMI, INTR Setup Time
5
6
ns
7.4
(Note 2)
t
28
NMI, INTR Hold Time
5
6
ns
7.4
(Note 2)
t
29
PEREQ, ERROR
Y
, BUSY
Y
,
FLT
Y
Setup Time
5
6
ns
7.4
(Note 2)
t
30
PEREQ, ERROR
Y
, BUSY
Y
,
FLT
Y
Hold Time
4
5
ns
7.4
(Note 2)
NOTES:
1. Float condition occurs when maximum output current becomes less than I
LO
in magnitude. Float delay is not 100%
tested.
2. These inputs are allowed to be asynchronous to CLK2. The setup and hold specifications are given for testing purposes
to assure recognition within a specific CLK2 period.
3. These are not tested. They are guaranteed by design characterization.
4. Tested with CL set at 50 pF. See Figures 7 and 8 for load capacitance derating curve.
5. Minimum time not 100% tested.
71
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PDF描述 |
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