- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM32NPCXX1EPABBE66 (IBM Microeletronics) IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡資源管理）) PDF資料下載
參數(shù)資料
| 型號： | IBM32NPCXX1EPABBE66 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡資源（用于網(wǎng)絡資源管理）） |
| 文件頁數(shù)： | 79/728頁 |
| 文件大?。?/td> | 10145K |
| 代理商： | IBM32NPCXX1EPABBE66 |
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IBM32NPCXX1EPABBE66
Preliminary
IBM Processor for Network Resources
pnr261_3pcint.fm.06
August 14, 2000
The IOP Bus Specific Interface Controller (PCINT)
Page 57 of 706
3.1.22 PCINT 64-bit Enable Register
See
3.1.21: PCINT 64-bit Control Register
on page 56 for the bitwise description that the corresponding bit in
this register will enable (a value of
‘
1
’
means enabled). Any bit in this register ANDed with bit 0 of PCINT 64-
bit Control Register will determine if the other bits in PCINT 64-bit Control Register are set.
4
Enable Slave 64-Bit Addressing
This bit set to
‘
1
’
will enable slave 64-bit addressing, making base addresses 1 and 2
available for register accesses (memory cycles only) and base addresses 3 and 4 avail-
able for packet/control/virtual memory. This mode is unrelated to DMA addressing (bit 7
of this register). The base address registers (BAR) will now all be 64 bits in size. When
the higher order 4 bytes of these registers are zero, that means that they will be operating
in a 32-bit addressing environment.
3
PCI AD(63-32) Driver Control
This bit set to
‘
1
’
will cause the AD(63-32) PCI drivers to force to tri-state unless a 64-bit
access is occurring. Otherwise, when set to
‘
0
’
, the drivers will always drive active.
2
Enable Slave Memory Swap Word
Mode
This bit set to
‘
1
’
will enable word swapping of the each of the four groups of data bytes in
an eight-byte slave memory transfer through BCACH.
1
Enable 64-Bit Data Phase Parity
Checking
This bit set to
‘
1
’
will enable the data phase parity checking on bits 32 to 63 of the AD PCI
bus.
0
64-Bit Slot Detected
This bit will set when the REQ64 I/O pin was low bus when RST went inactive. This bit is
a read-only status bit. This bit on, combined with the status of the corresponding bit in the
PCINT 64-bit Enable Register will determine the value of other bits in this register.
Length
32 bits
Type
Read/Write
Address
XXXX 0088
Power On Reset Value
(Big Endian)
x
‘
0000 0008
’
Power On Reset Value
(Little Endian)
x
‘
0800 0000
’
Restrictions
Can be written or read during configuration cycle, memory cycle when enabled (see
3.1.18: PCINT Base Address Control Register
on page 51), or an I/O cycle. This
register is documented as big endian, but how data is presented on the PCI bus
depends on how the controls are set in the PCINT Endian Control Register.
Bit(s)
Name
Description
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