- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM32NPCXX1EPABBE66 (IBM Microeletronics) IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) PDF資料下載
參數(shù)資料
| 型號： | IBM32NPCXX1EPABBE66 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 61/728頁 |
| 文件大?。?/td> | 10145K |
| 代理商： | IBM32NPCXX1EPABBE66 |
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IBM32NPCXX1EPABBE66
Preliminary
IBM Processor for Network Resources
pnr261_3pcint.fm.06
August 14, 2000
The IOP Bus Specific Interface Controller (PCINT)
Page 39 of 706
3.1.9 PCINT Base Address 1 (I/O for Register)
This register specifies the base address of where in PCI I/O or memory space the PNR registers will be
mapped. When written with
‘
1
’
s and read back, the least significant bits read back as
‘
0
’
will indicate the
amount of I/O space required for this device to operate. For example, when a value of x
‘
FFFF FFFF
’
is writ-
ten, a value read of x
‘
FFFF FF00
’
indicates that 256 bytes of address space is required. See bit definitions.
The programming of this bit depends on whether the PNR is in 64-bit addressing mode or not. When in 64-bit
addressing mode, bit 7 of the PCINT 64-bit Controller Register is set to
‘
1
’
, and this register specifies a mem-
ory address. When the PNR is not in 64-bit addressing mode because bit 7 of the PCINT 64-bit Control Reg-
ister is set to
‘
0
’
, this register specifies an I/O address. See bit definitions and
3.1.21: PCINT 64-bit Control
Register
on page 56.
When in 64-bit Addressing Mode (Bit 7 of PCINT 64-bit Control Register is set to ‘1’):
Length
32 bits
Type
Read/Write
Address
XXXX 0010
Power On Reset Value
(Big Endian)
x
‘
0000 0001
’
Power On Reset Value
(Little Endian)
x
‘
0100 0000
’
Restrictions
Can be written or read during configuration cycle, memory cycle when enabled (see
3.1.18: PCINT Base Address Control Register
on page 51), or an I/O cycle. This
register is documented as big endian, but how data is presented on the PCI bus
depends on how the controls are set in the PCINT Endian Control Register. Bit 17
in the PCINT Base Address Control Register must be set to allow the PNR to
decode addresses for this range.
Base Address
P
00
M
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
PCI Spec
Name
Description
31-4
31-4
Base Address
This register is used to hold the address where the target device will decode for memory
accesses. The size is 32 KB of addressing, naturally aligned. This means that only bits
31-15 are writable.
3
3
Prefetchable
Reserved and set to
‘
0
’
.
2-1
2-1
00
This base address can be mapped anywhere in 32-bit address space. The value of these
bits is
‘
00
’
.
0
0
Memory Space
This is memory space, so the bit is set to
‘
0
’
.
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