- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM32NPCXX1EPABBE66 (IBM Microeletronics) IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) PDF資料下載
參數(shù)資料
| 型號： | IBM32NPCXX1EPABBE66 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 7/728頁 |
| 文件大?。?/td> | 10145K |
| 代理商： | IBM32NPCXX1EPABBE66 |
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IBM32NPCXX1EPABBE66
Preliminary
IBM Processor for Network Resources
pnr261TOC.fm.06
August 14, 2000
Page v
3.9 Virtual Memory Logic (VIMEM) ...................................................................................................191
3.9.1 VIMEM Virtual Memory Base Address .................................................................................191
3.9.2 VIMEM On-Chip Memory Base Address ..............................................................................192
3.9.3 VIMEM Control Memory Base Address ................................................................................192
3.9.4 VIMEM Packet Memory Base Address ................................................................................193
3.9.5 VIMEM Virtual Memory Total Bytes ......................................................................................194
3.9.6 VIMEM Virtual/Real Memory Buffer Size ..............................................................................195
3.9.7 VIMEM Packet Memory Offset .............................................................................................196
3.9.8 VIMEM Maximum Buffer Size ...............................................................................................197
3.9.9 VIMEM Control Register .......................................................................................................198
3.9.10 VIMEM Status Register ......................................................................................................199
3.9.11 VIMEM Interrupt Enable Register .......................................................................................201
3.9.12 VIMEM Memory Lock Enable Register ...............................................................................202
3.9.13 VIMEM State Machine Current State .................................................................................203
3.9.14 VIMEM Last Processor Read Real Address Address ........................................................204
3.9.15 VIMEM Virtual Buffer Segment Size Register ....................................................................205
3.9.16 VIMEM Buffer Map Base Address Register .......................................................................207
3.9.17 VIMEM Real Buffer Base Address Registers .....................................................................209
3.10 Memory Arbitration Logic (ARBIT) ...........................................................................................211
3.10.1 ARBIT Control Priority Resolution Register High ...............................................................211
3.10.2 ARBIT Control Priority Resolution Register Low ................................................................212
3.10.3 ARBIT Control Error Mask Register ...................................................................................213
3.10.4 ARBIT Control Error Source Register .................................................................................214
3.10.5 ARBIT Control Winner Register ..........................................................................................215
3.10.6 ARBIT Control Address Register A ....................................................................................216
3.10.7 ARBIT Control Address Register B ....................................................................................216
3.10.8 ARBIT Control Length Register ..........................................................................................217
3.10.9 ARBIT Control Lock Entity Enable Register .......................................................................218
3.10.10 ARBIT Control Config Register .........................................................................................219
3.10.11 ARBIT Packet Priority Resolution Register High ..............................................................220
3.10.12 ARBIT Packet Priority Resolution Register Low ...............................................................221
3.10.13 ARBIT Packet Entity Error Mask Register ........................................................................222
3.10.14 ARBIT Packet Error Source Register ...............................................................................224
3.10.15 ARBIT Packet Winner Register ........................................................................................225
3.10.16 ARBIT Packet Address Register A ...................................................................................226
3.10.17 ARBIT Packet Address Register B ...................................................................................226
3.10.18 ARBIT Packet Length Register .........................................................................................227
3.10.19 ARBIT Packet Lock Entity Enable Register ......................................................................228
3.10.20 ARBIT Packet Config Register .........................................................................................229
3.10.21 ARBIT Performance Counter Control ...............................................................................230
3.10.22 ARBIT Memory Performance Counter ..............................................................................232
3.11 The Bus DRAM Cache Controller (BCACH) .............................................................................233
3.11.1 BCACH Control Register ....................................................................................................234
3.11.2 BCACH Status Register .....................................................................................................236
3.11.3 BCACH Interrupt Enable Register ......................................................................................237
3.11.4 BCACH High Priority Timer Value ......................................................................................238
3.11.5 BCACH Line Tag Registers ................................................................................................239
3.11.6 BCACH Line Valid Bytes Register ......................................................................................240
3.11.7 BCACH Line Status Register ..............................................................................................241
3.11.8 BCACH Cache Line Array ..................................................................................................242
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