參數(shù)資料
型號(hào)： IBM32NPCXX1EPABBE66
廠商： IBM Microeletronics
英文描述： IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）)
中文描述： IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理））
文件頁數(shù)： 21/728頁
文件大小： 10145K
代理商： IBM32NPCXX1EPABBE66
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IBM32NPCXX1EPABBE66
Preliminary
IBM Processor for Network Resources
pnr261LOT.fm.06
August 14, 2000
Page xix
List of Tables
Table 1: Summary of Entities ........................................................................................................................29
Table 2: Memory Map for Registers and Arrays ............................................................................................32
Table 3: PCI Bus Interface Signal Descriptions .............................................................................................36
Table 4: DRAM Memory Bus Interface Signal Descriptions ..........................................................................38
Table 5: Memory I/O Cross Reference By Device Type ................................................................................39
Table 6: Possible Memory Configurations Using SDRAM With Shared ECC ...............................................40
Table 7: Possible Memory Configurations Using SRAM ...............................................................................40
Table 8: NPBUS Signal Descriptions ............................................................................................................42
Table 9: PHY Bus Signal Descriptions ..........................................................................................................45
Table 10: Transmit PHY I/O Cross Reference ..............................................................................................48
Table 11: Receive PHY I/O Cross Reference ...............................................................................................49
Table 12: Clock, Configuration, and LSSD Signal Descriptions ....................................................................51
Table 13: “Select A Clock” Selection Matrix ................................................................................................132
Table 14: DMA Types and Flags .................................................................................................................136
Table 15: ECC Syndrome Bits .....................................................................................................................167
Table 16: Moving Cells to and from the PNR ..............................................................................................186
Table 17: Legal Loopback Configurations ...................................................................................................188
Table 18: OAM Cell Processing and Handling ............................................................................................323
Table 19: Event Summary and Routing Information ....................................................................................372
Table 20: PCORE Address Translation Target Bit Encoding ......................................................................478
Table 21: Machine Control/Status Registers ...............................................................................................495
Table 22: Branch Control Registers ............................................................................................................495
Table 23: Debug Control Registers .............................................................................................................496
Table 24: Special Purpose Facilities ...........................................................................................................496
Table 25: Interrupt and Exception Registers ...............................................................................................496
Table 26: Timer Registers ...........................................................................................................................497
Table 27: Cache Control Registers .............................................................................................................498
Table 28: Translation Control Registers ......................................................................................................498
Table 29: Exception Vector Override Registers ..........................................................................................500
Table 30: Internal Debug Access Address Map ..........................................................................................501
Table 31: FRAMR Chiplet Address Mapping ...............................................................................................527
Table 32: GPPHandler Architecture ............................................................................................................529
Table 33: GPPINT Chiplet Address Mapping Overview: Base Address = x‘C00’ ........................................531
Table 34: ACH_Tx GPP Handler Address Mapping ....................................................................................548
Table 35: ACH_Rx GPP Handler Address Mapping ...................................................................................567
Table 36: OFP_Tx GPP Handler Address Mapping ....................................................................................585
Table 37: OFP_Rx GPP Handler Address Mapping ....................................................................................605
Table 38: Signal Pin Listing By Signal Name ..............................................................................................655
Table 39: 2.5V V
DD
Pins ..............................................................................................................................659
Table 40: 3.3V V
DD
Pins ..............................................................................................................................660
Table 41: Ground Pins .................................................................................................................................661
Table 42: Library Element Definitions ..........................................................................................................662
Table 43: I/O PCI Bus Timing ......................................................................................................................664
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