- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM32NPCXX1EPABBE66 (IBM Microeletronics) IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡資源管理）) PDF資料下載
參數(shù)資料
| 型號： | IBM32NPCXX1EPABBE66 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡資源（用于網(wǎng)絡資源管理）） |
| 文件頁數(shù)： | 38/728頁 |
| 文件大?。?/td> | 10145K |
| 代理商： | IBM32NPCXX1EPABBE66 |
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IBM32NPCXX1EPABBE66
IBM Processor for Network Resources
Preliminary
PCI Bus Interface
Page 16 of 706
pnr261_2io.fm.06
August 14, 2000
Table 3: PCI Bus Interface Signal Descriptions
Signal Name
Quantity
Type
Description
MFRAME
1
S/T/S
Cycle Frame is driven by the current master to indicate the beginning and duration of an
access.
PCBE(3-0)
4
T/S
Bus Command and Byte Enables are multiplexed on the same PCI pins. During address
phase they define the bus command; during data phase they define the byte enables.
MSERR
1
O/D
System Error reports address parity errors, data parity errors on the Special Cycle com-
mand, or any other system error where the result will be catastrophic.
PAD(31-0)
32
S/T/S
Address and Data are multiplexed on the same pins. A bus transaction consists of one
address phase and one or more data phases.
PPAR
1
T/S
Parity is even parity across ad(31-0) and C/BE(3-0). Parity generation is required by all
PCI agents.
MPERR
1
S/T/S
Parity Error is for reporting data parity errors during all PCI bus transactions except Spe-
cial Cycle.
MINTA
1
O/D
Interrupt A is used to request an interrupt.
MINT2
1
O/D or S/T/S
This is an interrupt line that will go active low when sources within the PNR go active. It
can be optionally connected to PCI interrupt B. See
3.3: Interrupt and Status/Control
(INTST)
on page 85 for more details.
PIDSEL
1
IN
Initialization Device Select is a chip select during configuration transactions.
MDEVSEL
1
S/T/S
Device Select indicates the driving device has decoded its address as the target of the
current transaction.
MTRDY
1
S/T/S
Target Ready signals the target agent
’
s ability to complete the current data phase of the
transaction.
MIRDY
1
S/T/S
Initiator Ready indicates the bus master
’
s ability to complete the current data phase.
MSTOP
1
S/T/S
Stop indicates the current target is requesting the master to stop the current transaction.
MGNT
1
IN
Receives the Bus Grant line after a request has been made.
MREQ
1
S/T/S
Requests the bus for an initiator transfer.
PAD64(63-32)
32
S/T/S
Address and Data are multiplexed on the same pins and provide 32 additional bits. Also,
these pins are multiplexed with the ENSTATE outputs, which allow debug of various inter-
nal state machines and signals.
PCBE64(7-4)
4
T/S
Bus Command and Byte Enables are multiplexed on the same PCI pins for 64-bit transfer
support.
MREQ64
1
S/T/S
Request 64-bit transfer. Has the same timing as MFRAME.
MACK64
1
S/T/S
Acknowledge 64-bit transfer. Has the same timing as MDEVSEL.
PPAR64
1
S/T/S
Parity Upper DWORD is the even parity bit that protects PAD64(63-32) and PCBE(7-4).
When not on a PCI bus supporting 64 bits, this will drive ENSTATE outputs.
MPMEVENT
1
O/D
As a PME source, this signal is active low and indicates a power management event sig-
nalled from the PNR. The output need to be conditioned with a card-level FET circuit so
that the resulting signal (PME on the PCI bus) can be driven with the proper driver charac-
teristics.
This signal can also function as the PME_enable function for an external source when pro-
grammable in this mode in PCINT.
MEXTPMEVENT
1
IN
Active low by default but programmable, this input indicates a power management event
signalled from some other card component to the PNR.
S/T/S = a sustained tri-state pin owned and driven by one and only one agent at a time. The agent that drives the S/T/S pin low must
drive it high for at least one clock before letting it float. A new agent cannot start driving a S/T/S signal any sooner that one clock after
the previous owner tri-states it. A pullup is required to sustain the inactive state until another agent drives it, and must be provided by the
central resource.
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