參數(shù)資料
型號： IBM32NPCXX1EPABBE66
廠商： IBM Microeletronics
英文描述： IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）)
中文描述： IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理））
文件頁數(shù)： 110/728頁
文件大?。?/td> 10145K
代理商： IBM32NPCXX1EPABBE66
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IBM32NPCXX1EPABBE66
IBM Processor for Network Resources
Preliminary
Interrupt and Status/Control (INTST)
Page 88 of 706
pnr261_5intst.fm.06
August 14, 2000
11
Delayed Interrupts - Returned
Status Word Type
When this bit is set, the INTST Interrupt Source word will be ANDed with the correspond-
ing enable register. Otherwise, the INTST Interrupt Source register alone will be returned.
10-9
CPI Bytes
These bits are encoded to tell how many bytes long the AAL 5 CPI field is. The following
are the encodings:
00
CPI field is zero bytes long. In this case, the two bytes containing the CPI field
and the AAL5 user-to-user byte are copied into the packet header. See the defi-
nition of the packet header for the locations.
01
CPI field is one byte long and is always
‘
0
’
. In this case, the one byte AAL5 user-
to-user byte is copied into the packet header.
10
CPI field is two bytes long and is always
‘
0
’
.
11
Treated the same as
‘
00
’
.
8
Reserved
Reserved.
7
Disable the ENSTATE Output
Pins
When this bit is set to
‘
0
’
, the chip I/O ENSTATES will be driven with the output of the
internally muxed debug states. When set to
‘
1
’
, these outputs will be quiet.
6
Master Chip Enable for Receiving
When this bit is set to
‘
1
’
, various state machines in the receive part of the chip will be
enabled.This bit can be reset by the hardware, based on what is set in
3.3.8 INTST CPB
Status Register
on page 92 and what bits are set in
3.3.10 INTST PNR Halt Enable
on
page 94.
5
Master Chip Enable for Transmit-
ting
When this bit is set to
‘
1
’
, various state machines in the transmit part of the chip will be
enabled.
This bit can be reset by the hardware, based on what is set in
3.3.8 INTST CPB Status
Register
on page 92 and what bits are set in
3.3.10 INTST PNR Halt Enable
on page 94.
4
Master Chip Enable
When this bit is set to
‘
1
’
, various state machines in the chip will be enabled. This must be
set to
‘
1
’
to transmit or receive anything.
This bit can be reset by the hardware, based on what is set in
3.3.8 INTST CPB Status
Register
on page 92 and what bits are set in
3.3.10 INTST PNR Halt Enable
on page 94.
3
Zeros on Data Parity
When this bit is set to
‘
1
’
, zeros will be forced on the data bus parity line(s) during a slave
read data phase or a master address phase or a master write data phase.
2
Treat MINT2 as Push-Pull
When this bit is set to
‘
1
’
, the chip I/O MINT2 will be driven active high as well as low, like
a push-pull driver. This is for use as a specific sideband application, not as a general
shared open-drain interrupt line.
1
Enable the PLL Output (hardware
test only)
When this bit is set to
‘
1
’
, the chip I/O PPLLOUT will be driven with the output of the inter-
nal PLL. When set to
‘
0
’
, this output will be quiet.
0
Disable the ENSTATE Clocks
Output Pins
When this bit is set to
‘
0
’
, the chip I/O PINTCLK and PDBLCLK will be driven with the out-
put of the internal clock tree. When set to
‘
1
’
, these outputs will be quiet.
Bit(s)
Name
Description
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