- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379205 > IBM32NPCXX1EPABBE66 (IBM Microeletronics) IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) PDF資料下載
參數(shù)資料
| 型號： | IBM32NPCXX1EPABBE66 |
| 廠商： | IBM Microeletronics |
| 英文描述： | IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）) |
| 中文描述： | IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理）） |
| 文件頁數(shù)： | 53/728頁 |
| 文件大?。?/td> | 10145K |
| 代理商： | IBM32NPCXX1EPABBE66 |
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IBM32NPCXX1EPABBE66
Preliminary
IBM Processor for Network Resources
pnr261_2io.fm.06
August 14, 2000
Clock, Configuration, and LSSD Interface
Page 31 of 706
Table 12: Clock, Configuration, and LSSD Signal Descriptions
Signal Name
Quantity
Type
Description
MPCIRST
1
Input
This signal causes a hardware reset when asserted low. See
3.4: Reset and Power-on
Logic (CRSET/CBIST)
on page 105 for more details on resets.
PCICLK
1
Input
The PC Bus clock called CLK is a 0-66 MHz clock.
PM66EN
1
Input
This pin is high when on a PCI bus that runs at 66 MHz. It is used to tell the on-chip PLL
how to generate clocks.
TXCLK
1
Input
This is the LinkC asynchronous transmit clock.
RXCLK
1
Input
This is the LinkC asynchronous receive clock. An oscillator should be connected to RXCLK
even if it is not functionally used. Without the RXCLK input oscillating, the chip may not
reset properly.
MPEGCLK
1
Input
This is the MPEG asynchronous clock.
TESTM
1
Input
When the test mode pin is not asserted, this chip runs as specified. When the test mode pin
is asserted, the chip is in LSSD test mode. Transparent latches become clocked latches
and I/Os change to primary test inputs and test outputs. This signal is asserted high when in
test mode.
MHALTPPC
1
Input
Used by RISCWatch to halt the Power PC core for debug purposes.
This does not need to
be in a TEST/NOSCAN I/O location
.
PFFCFG (2-0)
3
Input
These bits control the
“
find frequency
”
function which sets the range bits of the PLL. Below
is the encoded meaning of these bits.
000
Reserved (Used for quicksim)
001
Disable auto range function: set range to
<
25.0MHz operation
010
Disable auto range function: set range to 25.0-35.0 MHz
011
Disable auto range function: set range to 35.0 - 60.0 MHz operation
100
Enable auto range function for 19.44 MHz
101
Enable auto range function for 19.44 MHz but with internal PLL resets disabled.
110
Enable auto range function for 25.0 MHz
111
Enable auto range function for 32.0 MHz
PFFOSC
1
Input
This input is the auto range known frequency input that is used to time the PCI clock input.
This should be connected to some oscillator on the card, for example, the PHY oscillator.
PLLTI
1
Input
When tied to
‘
1
’
, this input will cause the PLL to do a parametric testing at the wafer and
module level. Normal mode for this pin is
‘
0
’
, so this pin should be pulled low or grounded.
PVDDA
1
Input
Filtered V
DD
source to the PLL logic. See technology application notes for filter circuit.
NSELFT
1
Input
Minus active SELFTEST input. Normal mode is a
‘
1
’
.
JTAG0RST
1
Input
JTAG Test Reset provides an asynchronous initialization of the TAP controller.
JTAGTCK
1
Input
JTAG Test Clock is used to clock state information and test data into and out of the device
during operation of the TAP.
JTAGTMS
1
Input
JTAG Test Mode Select is used to control the state of the TAP controller in the device.
(
LSSD test function - RARRYTCLKC - SC
)
JTAGTDI
1
Input
JTAG Test Data Input is used to serially shift test data and test instructions into the device
during TAP operation. (
LSSD test function - CLKDIVTCLKC-SC
)
JTAGTDO
1
Output
Test Data Output is used to serially shift test data and test instructions out of the device dur-
ing TAP operation. (
LSSD test function - PRSRAMABDONE and PLLLOCK output
)
PINTCLK
1
Output
This is the external test point to measure the jitter effects of the phase-lock loop circuit.
PINTCLK does not serve any LSSD or MFG test function. It does not need to be on a
TEST/NOSCAN location.
PDBLCLK
1
Output
This is the external test point that is double the frequency of the PINTCLK. It is used to
clock ENSTATE state signals at this frequency.
PDBLCLK does not serve any LSSD or
MFG test function. It does not need to be on a TEST/NOSCAN location.
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