參數(shù)資料
型號(hào)： IBM32NPCXX1EPABBE66
廠商： IBM Microeletronics
英文描述： IBM Processor for Network Resources(異步轉(zhuǎn)換模式（ATM）32位微處理器（用于網(wǎng)絡(luò)資源管理）)
中文描述： IBM的處理器（異步轉(zhuǎn)換模式（ATM）的32位微處理器的網(wǎng)絡(luò)資源（用于網(wǎng)絡(luò)資源管理））
文件頁(yè)數(shù)： 29/728頁(yè)
文件大?。?/td> 10145K
代理商： IBM32NPCXX1EPABBE66
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IBM32NPCXX1EPABBE66
Preliminary
IBM Processor for Network Resources
pnr261_1intro.fm.06
August 14, 2000
Key Interfaces
Page 7 of 706
1.8 Key Interfaces
The IBM Processor for Network Resources has four major interfaces: host bus interfacing, memory manage-
ment for buffers and control, cell segmentation and reassembly, and Physical Layer (PHY) hardware control
for an ATM adapter.
A
System Bus
acts as an actively cached memory slave and as a master for the PCI 32- or 64-bit bus.
The
PHY Interface
supports several physical layer hardware devices that perform parallel to serial data con-
version and the rest of the transmission convergence.
The PHY interface connects to several available hardware support devices. This layer of hardware converts a
parallel data stream into a serial data stream to be shipped to and from the Physical Media Dependent (PMD)
layer.
The PHY and PMD end of a card design can be implemented as one of several encoding schemes and
speeds, supporting both copper and fiber optic serial links. The interface complies with the Utopia Level II and
Packet Over Sonet (POS) Specifications supporting up to 4 PHYs. (See
1.5 Standards Compliance
on page
3 for documents that describe these interfaces.)
The PMD Layer interface connects to the line drivers and receivers. This could be either a copper or a fiber
optic transceiver.
Two External DRAM Interfaces
can each support various configurations of synchronous DRAM (SDRAM)
or synchronous static RAM (SRAM). The interfaces are totally independent of one another; for example, one
can be connected to SDRAM and the other to SRAM. However, each interface can only support one type of
memory; that is, SDRAM and SRAM cannot be connected to the same interface. The interface is a direct
drive to the DRAM.
In standard operation, the arrays connected to the two memory interfaces of the PNR are used for the storage
of packet data and control structures. Both the Packet and Control Memory arrays are 32 bits wide plus any
error detection/correction enabled by the user.
When running at 155Mb/s or slower (full duplex aggregate throughput), a single array of memory can be
used. Both control and data store are contained in this single array of memory. For a detailed description of
the external memory organization refer to
3.6 The DRAM Controllers (COMET/PAKIT)
on page 137.
The
Control and Configuration Interface
covers a number of functions. It gives access from the system bus
to the PHYs and the EPROM. The EPROM can also be used to hold initial device configuration, up to and
including PVC configurations.
The four major interfaces allow the PNR to be used in both
“
deep
”
and
“
shallow
”
adaptors with minimal exter-
nal logic.
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