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參數(shù)資料
| 型號： | IBM25PPC970MP7TR21AFT |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 64-BIT, 1600 MHz, RISC PROCESSOR, CBGA575 |
| 封裝： | 25 X 25 MM, 1 MM PITCH, CERAMIC, BGA-575 |
| 文件頁數(shù)： | 21/74頁 |
| 文件大?。?/td> | 845K |
| 代理商： | IBM25PPC970MP7TR21AFT |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁當(dāng)前第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁
Datasheet
PowerPC 970MP RISC Microprocessor
Electrical and Thermal Characteristics
Page 28 of 74
Version 1.3
January 17, 2008
To determine the core clock, multiply the SYSCLK by one of the following:
12 for PLL_MULT = ‘0’
8 for PLL_MULT = ‘1’
For more information about the PLL configuration, see Table 5-2 PowerPC 970MP PLL Configuration on
3.4 Core-Clock Timing Relationship between PSYNC and SYSCLK
a description of the core-clock timing relationship between PSYNC and SYSCLK.
Figure 3-1. Clock Differential HSTL Signal
Note: The legend for this figure is provided in Table 3-8 Clock ac Timing Specifications on page 27.
Table 3-9. Core-Clock Timing Relationship Between PSYNC and SYSCLK
Callout
Number
Characteristic
Value
Unit
Minimum
Maximum
1
Setup time
tSETUP
600
—
ps
2
Hold time
tHOLD
100
—
ps
3
Guard time
tGUARD
600
—
ps
Note: See Figure 3-2 Core-Clock Timing Relationship Between PSYNC and SYSCLK on page 29 for the corresponding timing dia-
gram.
SYSCLK
3
4
5
2
1
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