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參數(shù)資料
| 型號： | GCIXP1250-232 |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 76/148頁 |
| 文件大?。?/td> | 1601K |
| 代理商： | GCIXP1250-232 |
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Intel
IXP1250 Network Processor
76
Datasheet
4.3.4.3
PCI Bus Signals Timing
Table 40. 33 MHz PCI Signal Timing
Symbol
Parameter
Minimum
Maximum
Unit
T
val
1
1. These parameters are at variance with those in the
PCI Local Bus Specification, Revision 2.2
.
2. Point-to-point signals are REQ_L, GNT_L.
3. Not tested. Guaranteed by design.
4. Bused signals are AD, CBE_L, PAR, PERR_L, SERR_L, FRAME_L, IRDY_L, TRDY_L, DEVSEL_L, STOP_L
CLK to signal valid delay, bused
signals
1.5
11
ns
T
val
1
(point-to-point)
CLK to signal valid delay,
point-to-point signals
1.5
12
ns
T
on
3
T
off
3
Float to active delay
2
---
Active to float delay
---
28
ns
T
su
Input setup time to CLK, bused
signals
7
---
ns
T
su
(point-to-point)
Input setup time to CLK,
point-to-point signals
10
---
ns
T
h
1
Input signal hold time from CLK
1
---
ns
Table 41. 66 MHz PCI Signal Timing
Symbol
Parameter
Minimum
Maximum
Unit
T
val
1
1. These parameters are at variance with those in the
PCI Local Bus Specification, Revision 2.2
.
2. Point-to-point signals are REQ_L, GNT_L.
3. Not tested. Guaranteed by design.
4. Bused signals are AD, CBE_L, PAR, PERR_L, SERR_L, FRAME_L, IRDY_L, TRDY_L, DEVSEL_L, STOP_L.
CLK to signal valid delay, bused
signals
1.5
7
ns
T
1
(point-to-point)
CLK to signal valid delay,
point-to-point signals
2
1.5
7
ns
T
on
3
T
off
3
Float to active delay
2
---
Active to float delay
---
6
ns
T
su
Input setup time to CLK, bused
signals
4
3
---
ns
T
(point-to-point)
Input setup time to CLK,
point-to-point signals
2
5
---
ns
T
h
1
Input signal hold time from CLK
1
---
ns
相關(guān)PDF資料 |
PDF描述 |
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