參數(shù)資料
型號： GCIXP1250-232
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 30/148頁
文件大小： 1601K
代理商： GCIXP1250-232
Intel
IXP1250 Network Processor
30
Datasheet
CE_L[3:0]
[3]
[2]
[1]
[0]
D24
A25
E24
B25
O4
4
SRAM Bus chip enable outputs. Internally decoded from
SRAM address. Valid during SRAM and BootROM
accesses.
SCLK
W30
O3
1
SRAM clock output - Frequency is one half the speed of
the Core clock (
* F
core
).
SOE_L
W29
O4
1
SRAM output enable.
SWE_L
Y31
O4
1
SRAM write enable.
LOW_EN_L
D25
O4
1
Low order SRAM bank enable and buffer direction select
for slow interface.
HIGH_EN_L
B26
I1/O4
1
High-order SRAM bank enable output and Flash
PROM/BootROM read enable or asynchronous Ready
input from I/O devices. The pin function is determined by
programming SRAM_CSR[19] =1, which enables RDY_L
or SRAM_CSR[19] =0, which enables the HIGH_EN_L
function.
SLOW_EN_L
Y29
O4
1
Slow device enable: 0 = Slow device (BootROM or
SlowPort), 1=SRAM.
NA/SACLK
B23
I1
1
SRAM clock input, used to compensate for skew in data
path when using Flowthru SRAMs. Must be connected to
SCLK output when using Flowthru devices. Not used with
Pipelined devices and should be pulled low.
FWE_L
Y30
O4
1
Asynchronous interface write enable (BootROM or MAC
devices).
MRD_L
W27
O4
1
Slow asynchronous interface read enable output.
MCE_L
W28
O4
1
Slow asynchronous interface chip enable output.
Totals:
65
Table 13. SRAM Interface Pins (Continued)
SRAM Interface
Signal Names
Pin
Number
Type
Total
Pin Descriptions
相關PDF資料
PDF描述
GCK101 Analog IC
GCK131 Microcontroller
GCM-3.15A Fuse
GCM-4A Fuse
GCM-5A Fuse
相關代理商/技術參數(shù)
參數(shù)描述
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