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參數(shù)資料
| 型號： | BT849A |
| 英文描述： | Single-Chip Video Capture for PCI |
| 中文描述： | 單芯片的PCI視頻捕捉 |
| 文件頁數(shù)： | 46/141頁 |
| 文件大小： | 1149K |
| 代理商： | BT849A |
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Bt848/848A/849A
Single-Chip Video Capture for PCI
Brooktree
36
F
UNCTIONAL
D
ESCRIPTION
VBI Data Output Interface
L848A_A
VBI line data capture occurs when the CAPTURE_EVEN register bit is en-
abled for the even field and CAPTURE_ODD register bit is enabled for the odd
field. The VBI data is sampled at a rate of 8*Fsc and is stored in the FIFO as a se-
quence of 8-bit samples. Line mode VBI data is horizontally bound beginning at
VBI_HDELAY pixels from the trailing edge of HRESET and ending after the
VBI_PKT number of DWORDs. Line mode VBI data is vertically bound starting
at the first line following VRESET and ending at VACTIVE. VBI register settings
can only be changed on a per frame basis. The VBI timing is illustrated in
Figure 19.
Once the VBI data has been captured and stored in the Bt848 FIFO, it is treated
as any other type of data. It is output over the PCI bus via RISC instructions. If the
number of VBI lines desired by the user is smaller than the entire vertical blanking
region, the extra data will be discarded by the use of the SKIP RISC instruction.
Alternatively, if the user desires a larger VBI region in the VBI line output mode,
the vertical blanking region can be extended by setting the VDELAY register bit to
the appropriate value. The VBI line output mode can in effect extend the VBI re-
gion to the entire field. Figure 20 shows a block diagram of the VBI section.
Figure 19. VBI Timing
VBI Line Data Capture
VBI_PKT #
VBI_HDELAY
VDELAY
VACTIVE
VRESET
HRESET
Figure 20. VBI Section Block Diagram
YCrCb 4:2:2, 4:1:1
CSC/Gamma
8-Bit Dither
Format
MUX
FIFOs
Y: 70x36
Cb: 35x36
Cr: 35x36
# DWORDS
DMA Controller
PCI Initiator
Instruction
Queue
Address Generator
FIFO Data MUX
PCI
Bus
Video Data Format Converter
VBI
Data
Analog
Video
ADC
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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