AMD
Table of Contents
6.3.1
Read Register 0 (Transmit/Receive Buffer
Status and External Status)
Read Register 1
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Read Register 2
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Read Register 3
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Read Register 6
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Read Register 7
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Read Register 8
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Read Register 10
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Read Register 12
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6.3.10 Read Register 13
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6.3.11 Read Register 15
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6–30
6–33
6–35
6–35
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6–36
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6–37
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6–38
6–39
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6.3.2
6.3.3
6.3.4
6.3.5
6.3.6
6.3.7
6.3.8
6.3.9
Chapter 7
SCC Application Notes
7.1
Am8530H Initialization
7.1.1
Introduction
7.1.1.1
7.1.1.2
7.1.1.3
7.1.1.4
7.2
Polled Asynchronous Mode
7.2.1
Introduction
7.2.2
SCC Interface
7.2.3
SCC Initialization
7.2.3.1
7.2.3.2
7.2.4
Transmit and Receive Routines
7.3
Interrupt Without Intack Asynchronous Mode
7.3.1
Introduction
7.3.2
SCC Interface
7.3.3
SCC Initialization
7.3.3.1
SCC Operating Modes Programming
7.3.3.2
SCC Operating Mode Enables
7.3.3.3
SCC Operating Mode Interrupts
7.3.4
Interrupt Routine
7.4
Interfacing to the 8086/80186
7.4.1
8086 (Also Called iAPX86) Overview
7.4.1.1
The 8086 and Am8530H Interface
7.4.1.2
Initialization Routines
7.5
Interfacing to the 68000
7.5.1
68000 Overview
7.5.2
The 68000 and Am8530H Without Interrupts
7.5.3
The 68000 and Am8530H With Interrupts
7.5.4
The 68000 and Am8530H With Interrupts
via a PAL Device
7.6
Am7960 and Am8530H Application
7.6.1
Distributed Data Processing Overview
7.6.2
Data Communications at the Physical Layer
7.6.3
Hardware Considerations
7.6.4
Software Considerations
7–3
7–3
7–3
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7–6
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7–20
7–20
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Register Overview
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Initialization Procedure
Initialization Table Generation
Reset Conditions
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SCC Operating Mode Programming
SCC Operating Mode Enables
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7–25
7–26
7–26
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7–28
7–32
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