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參數(shù)資料
| 型號(hào)： | AM8530H |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | Serial Communications Controller |
| 中文描述： | 串行通信控制器 |
| 文件頁數(shù)： | 108/194頁 |
| 文件大?。?/td> | 797K |
| 代理商： | AM8530H |
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Support Circuitry Programming
AMD
5–14
With all three of these data encoding methods there will be at least one transition in every
bit cell, and in FM mode the DPLL is designed to expect this transition. In particular, if no
transition occurs between the middle of count 12 and the middle of count 19, the DPLL is
probably not locked onto the data properly. When the DPLL misses an edge the One
Clock Missing bit in RR10 is set to ‘1’ and latched. It will hold this value until a Reset
Missing Clock command is issued in WR14 or until the DPLL is disabled or programmed
to enter the Search mode.
Upon missing this one edge the DPLL takes no other action and does not modify its count
during the next counting cycle. However, if the DPLL does not see an edge between the
middle of count 12 and the middle of count 19 in two successive 0 to 31 count cycles, a
line Figure 5–7. DPLL Operating Example error condition is assumed. If this occurs, the
two Clocks Missing bits in RR10 are set to ‘1’ and latched. At the same time the DPLL
enters the Search mode. The DPLL makes the decision to enter Search mode during
count 2, where both the receive and transmit clock outputs are Low. This prevents any
glitches on the clock outputs when Search mode is entered. While in Search mode no
clock outputs are provided by the DPLL. The two Clocks Missing bit in RR10 is latched
until a Reset Missing Clock command is issued in WR14, or until the DPLL is disabled or
programmed to enter the Search mode.
In NRZI Mode of operation and while the DPLL is disabled, the One and Two Clock Miss-
ing bits in RR10 will be reset to ‘0’.
Bit Cell
17
Count
16
19
18
21
20
23
22
25
24
27
26
28
30
29
31
1
0
3
2
5
4
7
6
9
8
11
10
12
14
13
15
Correction
Ignored
No Change
No Change
RX DPLL Out
+1
–1
TX DPLL Out
Figure 5–8. DPLL in FM Mode
1
1
0
0
1
0
Data
Manchester
RX DPLL Out
TX DPLL Out
Figure 5–9. Manchester Clock Recovery
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AM85C30-10PC | Enhanced Serial Communications Controller |
| Am85C30 | Serial Communications Controller |
| AM85C30 | Enhanced Serial Communications Controller |
| AM85C30-8PC | Enhanced Serial Communications Controller |
| AM85C30-16JC | Enhanced Serial Communications Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AM8530H/AM85C301992 | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:Am8530H/Am85C30 1992 - Am8530H/Am85C30 Serial Communications Controller |
| AM8530H-4DC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| AM8530H-4DCB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| AM8530H-4JC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
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