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參數(shù)資料
| 型號(hào)： | AD9920ABBCZRL |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 86/112頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC PROCESSOR CCD 12BIT 105CSPBGA |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 位數(shù)： | 12 |
| 電壓 - 電源，模擬： | 1.6 V ~ 2 V |
| 電壓 - 電源，數(shù)字： | 1.6 V ~ 2 V |
| 封裝/外殼： | 105-LFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 105-CSPBGA（8x8） |
| 包裝： | 帶卷 (TR) |
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AD9920A
Rev. B | Page 75 of 112
1
2
3
1SYNC_MASK_VD REGISTER ENABLES MASKING OF VD DURING SYNCSUSPEND WHEN SET HIGH (DEFAULT).
2SYNC_MASK_HD REGISTER ENABLES MASKING OF HD DURING SYNCSUSPEND WHEN SET HIGH (DEFAULT).
3V-OUTPUT PULSES CONTINUE IN SEQUENCE.
VDLEN
SYNC
VD
HD
SCP
XV1 TO XV24
06
87
8-
0
96
Figure 96. Enhanced SYNC Mode 3
11
1
NOTES
1. VD-UPDATED REGISTERS (FOR EXAMPLE, PRIMARY_ACTION) ARE DISABLED DURING THE SYNC INTERVAL.
SYNC
VD
1VD REGISTERS ARE UPDATED HERE.
06
87
8-
0
97
Figure 97. Register Update Behavior
5
1FIELD DESIGNATOR IS INCREMENTED ON BOTH SYNC EDGES.
57
3
7
SYNC
VD
FIELD
DESIGNATOR
1
06
87
8-
09
8
Figure 98. Enhanced SYNC Mode Effect on Field Designator
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