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參數(shù)資料
| 型號(hào)： | AD9920ABBCZRL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 103/112頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PROCESSOR CCD 12BIT 105CSPBGA |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 位數(shù)： | 12 |
| 電壓 - 電源，模擬： | 1.6 V ~ 2 V |
| 電壓 - 電源，數(shù)字： | 1.6 V ~ 2 V |
| 封裝/外殼： | 105-LFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 105-CSPBGA（8x8） |
| 包裝： | 帶卷 (TR) |
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AD9920A
Rev. B | Page 90 of 112
0
6
878
-11
0
EXTERNAL RESET IN
V2
A
V2B
V3
A
V3B
V4
V5
V6
V7
GP
O
8
GPO7
GPO4
GPO3
GPO2
GPO1
VD
HD
IOVDD
IOVSS
XSUB
C
N
T
V8
V9
V10
V1
1
V12
V13
V14
V15
DVSS
(LSB) D0
D1
D2
D3
D4
D5
D6
SCK
SDA
T
A
SL
RE
F
B
RE
F
T
CC
DI
N
CL
I
CL
O
CLIVDD
TCVSS
RG
RGVSS
HL
D7
D8
D1
1
(M
S
B
)
DC
L
K
H8
H7
H4
H3
H2
H1
LDOIN
LDOOUT
6
GENERAL-PURPOSE OUTPUTS
NOTE: ONE GPO IS NEEDED TO DRIVE VDR_EN (PIN B11)
18
3
12
DATA OUTPUTS
DCLK OUTPUT
+1.8V LDO OUT TO
AVDD, TCVDD, DVDD
+3V LDO INPUT
H1, H2 TO CCD
H3, H4 TO CCD
+3V CLI SUPPLY
H7, H8 TO CCD
H5, H6 TO CCD
SERIAL INTERFACE
(FROM ASIC/DSP)
ANALOG OUTPUT FROM CCD
RG TO CCD
HL TO CCD
AD9920A
NOT DRAWN TO SCALE
VERTICAL SYNC IN/OUT
HORIZONTAL SYNC IN/OUT
0.1F
25V
1.0F
25V
0.1F
10V
4.7F
10V
0.1uF
+3V SUPPLY
VLL
VL
1
VL
2
VMM
VM1
VM2
VH
1
VH
2
VH SUPPLY
VL SUPPLY
VD
D
V1
A
V1B
SUBCK OUTPUT (TO CCD)
SU
BC
K
VERTICAL OUTPUT (TO CCD)
+3V SUPPLY
XSUBCNT INPUT (FROM GPO OR TIE TO +3V)
NC
DVDD
+1.8V LDO OUT
+3V H, RG SUPPLY
AVDD
TCVDD
RGVDD
HVDD1
4.7F
6.3V
HVDD2
HVSS2
HVSS1
VDR_EN
DRVDD
MASTER CLOCK INPUT (3V LOGIC)
OPTIONAL CLOCK OSCILLATOR OUTPUT
(FOR CRYSTAL APPLICATION)
NC
H6
H5
D9
D1
0
NC
GPO OUTPUT
DRVSS/LDOVSS
L6
A10
A9
L5
K6
K4
A2
B2
E1
G1
E2
G2
L3
K3
B1
C1
H11
G11
C1
1
E3
D3
C3
J3
H3
F3
G3
J4
L7
L8
L9
D1
1
E1
0
E1
1
K9
K1
0
L1
0
B11
K1
1
J5
K5
F1
0
H9
G1
0
F1
1
H1
0
J1
1
B9
C6
C7
A8
A7
B7
B6
A6
A5
B4
A4
A3
B3
D1
D2
F1
F2
H1
H2
K1
K2
L2
L4
G9
G6
G5
E9
J9
F6
F5
E5
D1
0
F9
F7
D9
C4
C5
B5
E6
E7
C8
G7
A1
A11
L1
L11
B8
B10
AVSS
CCDGND
AVSS
HVSS2
J2
HVDD2
J1
J7
K7
K8
VDVSS
C10
(TIE TO IOVDD IF RESET IS NOT USED)
J10
NC
SRSW
SRCTL
C9
C2
J6
GPO OUTPUT
(OR GND, IF NOT USED)
ANALOG CONTROL INPUT
(OR GND, IF NOT USED)
V1
6
J8
0.1F
LEGEN
/R
S
T
SYNC
Figure 110. Typical 3 V Circuit Configuration in Legacy Mode (18-Channel Mode)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD9978BCPZRL | IC PROCESSOR CCD 14BIT 40-LFCSP |
| ADADC71KD | IC ADC 16BIT HIGH RES 32-CDIP |
| ADADC80-Z-12 | IC ADC 12BIT INTEGRATED 32-CDIP |
| ADATE207BBPZ | IC TIMING FORMATTER QUAD 256BGA |
| ADC0804LCN | IC ADC 8-BIT 10KSPS 1LSB 20-DIP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD9920BBCZ | 制造商:Analog Devices 功能描述: |
| AD9920BBCZRL | 制造商:Rochester Electronics LLC 功能描述: 制造商:Analog Devices 功能描述: |
| AD9921BBCZ | 制造商:Analog Devices 功能描述: |
| AD9921BBCZRL | 制造商:Analog Devices 功能描述: |
| AD9923A | 制造商:AD 制造商全稱:Analog Devices 功能描述:CCD Signal Processor with V-Driver and Precision Timing⑩ Generator |
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