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參數(shù)資料
| 型號： | XC3S1000-5CP132C |
| 廠商： | XILINX INC |
| 元件分類： | FPGA |
| 英文描述： | Spartan-3 FPGA Family: Complete Data Sheet |
| 中文描述： | FPGA, 192 CLBS, 50000 GATES, PBGA132 |
| 封裝： | CSP-132 |
| 文件頁數(shù)： | 81/198頁 |
| 文件大小： | 1605K |
| 代理商： | XC3S1000-5CP132C |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁當(dāng)前第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁
Spartan-3 FPGA Family: DC and Switching Characteristics
34
www.xilinx.com
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
R
Configuration and JTAG Timing
Figure 5:
Waveforms for Power-On and the Beginning of Configuration
Table 34:
Power-On Timing and the Beginning of Configuration
Symbol
T
POR(2)
Description
Device
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
All
XC3S50
XC3S200
XC3S400
XC3S1000
XC3S1500
XC3S2000
XC3S4000
XC3S5000
All
All Speed Grades
Min
-
-
-
-
-
-
-
-
0.3
-
-
-
-
-
-
-
-
0.5
Units
ms
ms
ms
ms
ms
ms
ms
ms
μ
s
ms
ms
ms
ms
ms
ms
ms
ms
μ
s
Max
5
5
5
5
7
7
7
7
-
2
2
2
2
3
3
3
3
4.0
The time from the application of V
CCINT
, V
CCAUX
, and V
CCO
Bank 4 supply voltage ramps (whichever occurs last) to the
rising transition of the INIT_B pin
T
PROG
T
PL(2)
The width of the low-going pulse on the PROG_B pin
The time from the rising edge of the PROG_B pin to the
rising transition on the INIT_B pin
T
ICCK(3)
The time from the rising edge of the INIT_B pin to the
generation of the configuration clock signal at the CCLK
output pin
Notes:
1.
The numbers in this table are based on the operating conditions set forth in
Table 5
. This means power must be applied to all V
CCINT
,
V
CCO
, and V
CCAUX
lines.
Power-on reset and the clearing of configuration memory occurs during this period.
This specification applies only for the Master Serial and Master Parallel modes.
2.
3.
V
CCINT
(Supply)
(Supply)
(Supply)
V
CCAUX
V
CCO
Bank 4
PROG_B
(Input)
(Output)
(Open-Drain)
INIT_B
CCLK
DS099-3_03_120604
1.2V
2.5V
T
ICCK
T
PROG
T
PL
T
POR
1.0V
1.0V
2.0V
Notes:
1.
2.
3.
The V
CCINT
, V
CCAUX
, and V
CCO
supplies may be applied in any order.
The Low-going pulse on PROG_B is optional after power-on but necessary for reconfiguration without a power cycle.
The rising edge of INIT_B samples the voltage levels applied to the mode pins (M0 - M2).
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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