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參數資料
| 型號： | XC3S1000-5CP132C |
| 廠商： | XILINX INC |
| 元件分類： | FPGA |
| 英文描述： | Spartan-3 FPGA Family: Complete Data Sheet |
| 中文描述： | FPGA, 192 CLBS, 50000 GATES, PBGA132 |
| 封裝： | CSP-132 |
| 文件頁數： | 77/198頁 |
| 文件大?。?/td> | 1605K |
| 代理商： | XC3S1000-5CP132C |
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Spartan-3 FPGA Family: DC and Switching Characteristics
30
www.xilinx.com
DS099-3 (v1.5) December 17, 2004
Advance Product Specification
R
Table 29:
Switching Characteristics for the DLL
Symbol
Description
Frequency Mode /
F
CLKIN
Range
Device
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_1X_LF
Frequency for the CLK0,
CLK90, CLK180, and
CLK270 outputs
Low
All
24
167
24
165
MHz
CLKOUT_FREQ_1X_HF
Frequency for the CLK0 and
CLK180 outputs
High
48
280
48
280
MHz
CLKOUT_FREQ_2X_LF
(3)
Frequency for the CLK2X
and CLK2X180 outputs
Low
48
334
48
330
MHz
CLKOUT_FREQ_DV_LF
Frequency for the CLKDV
output
Low
1.5
110
1.5
110
MHz
CLKOUT_FREQ_DV_HF
High
3
185
3
185
MHz
Output Clock Jitter
CLKOUT_PER_JITT_0
Period jitter at the CLK0
output
All
All
-100
+100
-100
+100
ps
CLKOUT_PER_JITT_90
Period jitter at the CLK90
output
-150
+150
-150
+150
ps
CLKOUT_PER_JITT_180
Period jitter at the CLK180
output
-150
+150
-150
+150
ps
CLKOUT_PER_JITT_270
Period jitter at the CLK270
output
-150
+150
-150
+150
ps
CLKOUT_PER_JITT_2X
Period jitter at the CLK2X
and CLK2X180 outputs
-200
+200
-200
+200
ps
CLKOUT_PER_JITT_DV1
Period jitter at the CLKDV
output when performing
integer division
-150
+150
-150
+150
ps
CLKOUT_PER_JITT_DV2
Period jitter at the CLKDV
output when performing
non-integer division
-300
+300
-300
+300
ps
Duty Cycle
CLKOUT_DUTY_CYCLE_DLL
(4)
Duty cycle variation for the
CLK0, CLK90, CLK180,
CLK270, CLK2X,
CLK2X180, and CLKDV
outputs
All
XC3S50
-150
+150
-150
+150
ps
XC3S200
-150
+150
-150
+150
ps
XC3S400
-250
+250
-250
+250
ps
XC3S1000
-400
+400
-400
+400
ps
XC3S1500
-400
+400
-400
+400
ps
XC3S2000
ps
XC3S4000
ps
XC3S5000
ps
Phase Alignment
CLKIN_CLKFB_PHASE
Phase offset between the
CLKIN and CLKFB inputs
All
All
-150
+150
-150
+150
ps
CLKOUT_PHASE
Phase offset between any
two DLL outputs (except
CLK2X and CLK0)
-140
+140
-140
+140
ps
Phase offset between the
CLK2X and CLK0 outputs
-250
+250
-250
+250
ps
相關PDF資料 |
PDF描述 |
|---|---|
| XC3S1000-5CP132I | Spartan-3 FPGA Family: Complete Data Sheet |
| XC4000A | LAMP |
| XC4002A | Logic Cell Array Family |
| XC4003A | Logic Cell Array Family |
| XC4004A | Logic Cell Array Family |
相關代理商/技術參數 |
參數描述 |
|---|---|
| XC3S1000-5CP132I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S1000-5CPG132C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
| XC3S1000-5CPG132I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
| XC3S1000-5FG1156C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S1000-5FG1156I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
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