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參數(shù)資料
| 型號： | UPD703214GFA1-xxx-JBT |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 556/757頁 |
| 文件大小： | 4410K |
| 代理商： | UPD703214GFA1-XXX-JBT |
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CHAPTER 18 I
2
C BUS
556
User
’
s Manual U15862EJ3V0UD
(2/3)
EXCn
Detection of extension code reception
0
Extension code was not received.
1
Extension code was received.
Condition for clearing (EXCn = 0)
Condition for setting (EXCn = 1)
When a start condition is detected
When a stop condition is detected
Cleared by LRELn = 1
When IICEn changes from 1 to 0
When RESET is input
When the higher four bits of the received address data
is either
“
0000
”
or
“
1111
”
(set at the rising edge of the
eighth clock).
COIn
Detection of matching addresses
0
Addresses do not match.
1
Addresses match.
Condition for clearing (COIn = 0)
Condition for setting (COIn = 1)
When a start condition is detected
When a stop condition is detected
Cleared by LRELn = 1
When IICEn changes from 1 to 0
When RESET is input
When the received address matches the local address
(SVAn) (set at the rising edge of the eighth clock).
TRCn
Detection of transmit/receive status
0
Receive status (other than transmit status). The SDAn line is set for high impedance.
1
Transmit status. The value in the SO latch is enabled for output to the SDAn line (valid starting at the
falling edge of the first byte
’
s ninth clock).
Condition for clearing (TRCn = 0)
Condition for setting (TRCn = 1)
When a stop condition is detected
Cleared by LRELn = 1
When IICEn changes from 1 to 0
Cleared by WRELn = 1
When ALDn changes from 0 to 1
When RESET is input
Master
When
“
1
”
is output to the first byte
’
s LSB (transfer
direction specification bit)
Slave
When a start condition is detected
When not used for communication
Note
Master
When a start condition is generated
Slave
When
“
1
”
is input by the first byte
’
s LSB (transfer
direction specification bit)
Note
TRCn is cleared and SDAn line become high impedance when bit 5 (WRELn) of IIC control register n
(IICCn) is set and wait state is released at ninth clock with bit 3 (TRCn) of IIC status register n
(IICSn) = 1.
Remark
WRELn: Bit 5 of IIC control register n (IICCn)
LRELn:
Bit 6 of IIC control register n (IICCn)
IICEn:
Bit 7 of IIC control register n (IICCn)
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PDF描述 |
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