參數(shù)資料
型號： UPD703214GFA1-xxx-JBT
廠商： NEC Corp.
英文描述： 32-Bit Single-Chip Microcontrollers
中文描述： 32位單芯片微控制器
文件頁數(shù)： 528/757頁
文件大小： 4410K
代理商： UPD703214GFA1-XXX-JBT
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CHAPTER 17 CLOCKED SERIAL INTERFACE A (CSIA) WITH AUTOMATIC TRANSMIT/RECEIVE FUNCTION
User
’
s Manual U15862EJ3V0UD
528
(2) Automatic transmit/receive data setting
(a) Transmit data setting
<1> Write transmit data from the least significant address FA00H of buffer RAM (up to FA1FH at
maximum). The transmit data should be in the order from lower address to higher address.
<2> Set the automatic data transfer address point specification register n (ADTPn) to the value obtained
by subtracting 1 from the number of transmit data bytes.
(b) Automatic transmission/reception mode setting
<1> Set the CSIAEn bit and ATEn bit of serial operating mode specification register n (CSIMAn) to 1.
<2> Set the RXEn bit and TXEn bit of the CSIMAn register to 1.
<3> Set a data transfer interval in automatic data transfer interval specification register n (ADTIn).
<4> Set the ATSTAn bit of serial trigger register n (CSITn) to 1.
The following operations are automatically carried out when (a) and (b) are carried out.
After the buffer RAM data indicated by automatic data transfer address count register n (ADTCn) is
transferred
to
the
SIOAn
register,
transmission
transmission/reception).
The received data is written to the buffer RAM address indicated by the ADTCn register.
ADTCn register is incremented and the next data transmission/reception is carried out. Data
transmission/reception continues until the ADTCn register incremental output matches the set value of
automatic data transfer address point specification register n (ADTPn) (end of automatic
transmission/reception). However, if the ATMn bit of CSIMAn is set to 1 (repeat mode), the ADTCn
register is cleared after a match between the ADTPn and ADTCn registers, and then repeated
transmission/reception is started.
When automatic transmission/reception is terminated, the TSFn bit is cleared to 0.
is
carried
out
(start
of
automatic
Remark
n = 0 (V850ES/KF1)
n = 0, 1 (V850ES/KG1, V850ES/KJ1)
(3) Automatic transmission/reception communication operation
(a) Automatic transmission/reception mode
Automatic transmission/reception can be performed using buffer RAM.
The data stored in the buffer RAM is output from the SOAn pin via the SIOAn register in synchronization
with the SCKAn pin falling edge by performing (a) and (b) in
(3) Automatic transmit/receive data
setting
.
The data is then input from the SIAn pin via the SIOAn register in synchronization with the serial clock
falling edge and the receive data is stored in the buffer RAM in synchronization with the rising edge 1
clock later.
Data transfer ends if the TSFn bit of serial status register n (CSISn) is set to 1 when any of the following
conditions is met.
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