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參數(shù)資料
| 型號： | UPD703214GFA1-xxx-JBT |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 443/757頁 |
| 文件大小： | 4410K |
| 代理商： | UPD703214GFA1-XXX-JBT |
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CHAPTER 15 ASYNCHRONOUS SERIAL INTERFACE (UART)
User
’
s Manual U15862EJ3V0UD
443
15.3 Configuration
UARTn is controlled by asynchronous serial interface mode register n (ASIMn), asynchronous serial interface
status register n (ASISn), and asynchronous serial interface transmission status register n (ASIFn). Receive data is
maintained in reception buffer register n (RXBn), and transmit data is written to transmission buffer register n (TXBn).
Figure 15-2 shows the configuration of asynchronous serial interface n (UARTn).
(1) Asynchronous serial interface mode register n (ASIMn)
The ASIMn register is an 8-bit register for specifying the operation of the asynchronous serial interface.
(2) Asynchronous serial interface status register n (ASISn)
The ASISn register consists of a set of flags that indicate the error contents when a reception error occurs.
The various reception error flags are set (1) when a reception error occurs and are reset (0) when the ASISn
register is read.
(3) Asynchronous serial interface transmission status register n (ASIFn)
The ASIFn register is an 8-bit register that indicates the status when a transmit operation is performed.
This register consists of a transmission buffer data flag, which indicates the hold status of TXBn data, and the
transmission shift register data flag, which indicates whether transmission is in progress.
(4) Reception control parity check
The receive operation is controlled according to the contents set in the ASIMn register. A check for parity
errors is also performed during a receive operation, and if an error is detected, a value corresponding to the
error contents is set in the ASISn register.
(5) Reception shift register
This is a shift register that converts the serial data that was input to the RXDn pin to parallel data. One byte
of data is received, and if a stop bit is detected, the receive data is transferred to the reception buffer register
n (RXBn).
This register cannot be directly manipulated.
(6) Reception buffer register n (RXBn)
RXBn is an 8-bit buffer register for holding receive data. When 7 characters are received, 0 is stored in the
MSB.
During a reception enabled state, receive data is transferred from the reception shift register to the RXBn,
synchronized with the end of the shift-in processing of one frame.
Also, the reception completion interrupt request (INTSRn) is generated by the transfer of data to the RXBn.
(7) Transmission shift register
This is a shift register that converts the parallel data that was transferred from the transmission buffer register
n (TXBn) to serial data.
When one byte of data is transferred from the TXBn, the shift register data is output from the TXDn pin.
This register cannot be directly manipulated.
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