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參數(shù)資料
| 型號： | UPD703214GFA1-xxx-JBT |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 421/757頁 |
| 文件大小： | 4410K |
| 代理商： | UPD703214GFA1-XXX-JBT |
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CHAPTER 13 A/D CONVERTER
User
’
s Manual U15862EJ3V0UD
421
13.2 Configuration
The A/D converter consists of the following hardware.
Table 13-1. Configuration of A/D Converter
Item
Configuration
Analog input
V850ES/KF1, V850ES/KG1: 8 channels (ANI0 to ANI7)
V850ES/KJ1: 16 channels (ANI0 to ANI15)
Registers
Successive approximation register (SAR)
A/D conversion result register (ADCR)
A/D conversion result register H (ADCRH): Only higher 8 bits can be read
Power fail comparison threshold register (PFT)
Control registers
A/D converter mode register (ADM)
Analog input channel specification register (ADS)
Power fail comparison mode register (PFM)
(1) Successive approximation register (SAR)
This register compares the voltage value of the analog input signal with the voltage tap (compare voltage)
value from the series resistor string, and holds the comparison result starting from the most significant bit
(MSB).
When the comparison result has been saved down to the least significant bit (LSB) (A/D conversion
completion), the contents of the SAR are transferred to the A/D conversion result register.
(2) A/D conversion result register (ADCR), A/D conversion result register H (ADCRH)
Each time A/D conversion has been completed, the result of the conversion is loaded to this register from the
successive approximation register, and the higher 10 bits of this register hold the result of the A/D conversion
(the lower 6 bits are fixed to 0).
The ADCR register is read by a 16-bit memory manipulation instruction. RESET input sets ADCR to 0000H.
When using only the higher 8 bits of the A/D conversion result, the ADCRH register is read by an 8-bit memory
manipulation instruction. RESET input clears ADCRH to 00H.
(3) Power fail comparison threshold register (PFT)
This register sets the threshold when comparing with the A/D conversion result register.
The 8-bit data set in the PFT register and the higher 8 bits (ADCRH) of the A/D conversion result register are
compared.
The PFT register is read and written by an 8-bit memory manipulation instruction.
RESET input clears PFT to 00H.
(4) Sample & hold circuit
The sample & hold circuit samples the analog input signals selected by the input circuit and sends the
sampled data to the voltage comparator. This circuit holds the sampled analog input voltage during A/D
conversion.
(5) Voltage comparator
The voltage comparator compares the value that is sampled and held with the output voltage of the series
resistor string.
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