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參數(shù)資料
| 型號： | UPD703214GFA1-xxx-JBT |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 480/757頁 |
| 文件大?。?/td> | 4410K |
| 代理商： | UPD703214GFA1-XXX-JBT |
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CHAPTER 16 CLOCKED SERIAL INTERFACE 0 (CSI0)
User
’
s Manual U15862EJ3V0UD
480
(3) Clocked serial interface reception buffer register n (SIRBn)
The SIRBn register is a 16-bit buffer register that stores receive data.
When the receive-only mode is set (TRMDn bit of CSIM0n register = 0), the reception operation is started by
reading data from the SIRBn register.
These registers are read-only, in 16-bit units.
In addition to reset input, these registers can also be initialized by clearing (0) the CSI0En bit of the CSIM0n
register.
Cautions 1. Read the SIRBn register only when the 16-bit data length has been set (CCLn bit of
CSIM0n register = 1).
2. When the single transfer mode has been set (AUTOn bit of CSIM0n register = 0), perform
a read operation only in the idle state (CSOTn bit of CSIM0n register = 0). If the SIRBn
register is read during data transfer, the data cannot be guaranteed.
14
SIRBn
14
13
SIRBn
13
12
SIRBn
12
2
SIRBn
2
3
SIRBn
3
4
SIRBn
4
5
SIRBn
5
6
SIRBn
6
7
SIRBn
7
8
SIRBn
8
9
SIRBn
9
10
SIRBn
10
11
SIRBn
11
15
SIRBn
15
1
SIRBn
1
0
SIRBn
0
SIRBn
After reset: 0000H R Address: FFFFFD02H, FFFFFD12H, FFFFFD22H
Remark
n = 0, 1 (V850ES/KF1, V850ES/KG1), n = 0 to 2 (V850ES/KJ1)
(4) Clocked serial interface reception buffer register nL (SIRBnL)
The SIRBnL register is an 8-bit buffer register that stores receive data.
When the receive-only mode is set (TRMDn bit of CSIM0n register = 0), the reception operation is started by
reading data from the SIRBnL register.
These registers are read-only, in 8-bit or 1-bit units.
In addition to reset input, these registers can also be initialized by clearing (0) the CSI0En bit of the CSIM0n
register.
The SIRBnL register is the same as the lower bytes of the SIRBn register.
Cautions 1. Read the SIRBnL register only when the 8-bit data length has been set (CCLn bit of
CSIM0n register = 0).
2. When the single transfer mode is set (AUTOn bit of CSIM0n register = 0), perform a read
operation only in the idle state (CSOTn bit of CSIM0n register = 0). If the SIRBnL
register is read during data transfer, the data cannot be guaranteed.
7
SIRBn7
SIRBnL
6
SIRBn6
5
SIRBn5
4
SIRBn4
3
SIRBn3
2
SIRBn2
1
SIRBn1
0
SIRBn0
After reset: 00H R Address: FFFFFD02H, FFFFFD12H, FFFFFD22H
Remark
n = 0, 1 (V850ES/KF1, V850ES/KG1), n = 0 to 2 (V850ES/KJ1)
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PDF描述 |
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