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參數(shù)資料
| 型號： | UPD703214GFA1-xxx-JBT |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 554/757頁 |
| 文件大?。?/td> | 4410K |
| 代理商： | UPD703214GFA1-XXX-JBT |
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CHAPTER 18 I
2
C BUS
554
User
’
s Manual U15862EJ3V0UD
(4/4)
SPTn
Stop condition trigger
0
Stop condition is not generated.
1
Stop condition is generated (termination of master device
’
s transfer).
After the SDAn line goes to low level, either set the SCLn line to high level or wait until it goes to
high level. Next, after the rated amount of time has elapsed, the SDAn line is changed from low
level to high level and a stop condition is generated.
Cautions concerning setting timing
For master reception:
Cannot be set during transfer.
Can be set only when ACKEn has been set to 0 and during the wait period after slave
has been notified of final reception.
For master transmission: A stop condition cannot be generated normally during the ACKn period. Set during
the wait period.
Cannot be set at the same time as STTn.
SPTn can be set only when in master mode
When WTIMn has been set to 0, if SPTn is set during the wait period that follows output of eight clocks, note
that a stop condition will be generated during the high-level period of the ninth clock.
When a ninth clock must be output, WTIMn should be changed from 0 to 1 during the wait period following
output of eight clocks, and SPTn should be set during the wait period that follows output of the ninth clock.
Note
Condition for clearing (SPTn = 0)
Condition for setting (SPTn = 1)
Cleared by instruction
Cleared by loss in arbitration
Automatically cleared after stop condition is detected
When LRELn = 1
When IICEn = 0
Cleared when RESET is input
Set by instruction
Note
Set SPTn only in master mode. However, SPTn must be set and a stop condition generated
before the first stop condition is detected following the switch to operation enable status. For
details, see
18.5 Cautions
.
Caution
When bit 3 (TRCn) of IIC status register n (IICSn) is set to 1, WRELn is set during the
ninth clock and wait is canceled, after which TRCn is cleared and the SDAn line is
set to high impedance.
Remark
Bit 0 (SPTn) is 0 if it is read after data setting.
相關PDF資料 |
PDF描述 |
|---|---|
| UPD703212 | 32-Bit Single-Chip Microcontrollers |
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| UPD703217 | 32-Bit Single-Chip Microcontrollers |
| UPD70F3015BGC-8EU | 32-BIT SINGLE-CHIP MICROCONTROLLER |
| UPD70F3015B | 32-BIT SINGLE-CHIP MICROCONTROLLER |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| UPD703214GFA2-XXX-JBT | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703214GFA-XXX-JBT | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703214GF-XXX-JBT | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703214Y | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
| UPD703214YA | 制造商:NEC 制造商全稱:NEC 功能描述:32-Bit Single-Chip Microcontrollers |
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