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參數(shù)資料
| 型號： | UPD46128953-X |
| 廠商： | NEC Corp. |
| 英文描述： | 128M-BIT CMOS MOBILE SPECIFIED RAM 4M-WORD BY 32-BIT ADDRESS / DATA MULTIPLEXED EXTENDED TEMPERATURE OPERATION |
| 中文描述： | 128兆位CMOS移動指明內(nèi)存分詞由32位地址/數(shù)據(jù)復(fù)用溫度范圍 |
| 文件頁數(shù)： | 48/60頁 |
| 文件大?。?/td> | 468K |
| 代理商： | UPD46128953-X |
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Preliminary Data Sheet M17506EJ1V1DS
48
μ
PD46128953-X
Figure 7-6. Burst Write Termination Cycle Timing Chart (/CE1 Controlled)
T0
T1
T2
T3
T4
T5
T6
T7
T0
T1
T2
T3
T4
T5
T6
D0
D1
D0
D0
D1
D0
Add
Add
t
CLK
t
CH
t
CL
High-Z
H
L
High-Z
t
CSV
t
CHV
t
AH
t
CES
t
CEWA
t
WES
t
WEH
t
WES
t
WEH
t
VPL
t
CEWA
t
CWHZ
Write Latency = 5
t
CHV
t
CSV
t
CHV
t
CHV
t
CES
t
CEH
t
CES
t
AH
t
VPL
t
CEH
t
CLWA
t
CLWA
High-Z
t
ACS
t
ACH
t
ACS
t
ACH
High-Z
High-Z
High-Z
t
WDH
t
WDS
t
WDH
t
WDS
Write Latency = 5
High-Z
High-Z
CLK (Input)
/ADV (Input)
/CE1 (Input)
/WAIT (Output)
/OE (Input)
A/DQ0 to A/DQ21 (Input)
/WE (Input)
DQ22 to DQ31 (Input)
DM0 to DM3 (Input)
Note
Burst Write Termination is available after the first write data input.
Figure 7-6 is the minimum cycle at Burst Write Termination to next operation.
Remark
The above timing chart assumes write latency is set 5.
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