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參數(shù)資料
| 型號： | UPD46128953-X |
| 廠商： | NEC Corp. |
| 英文描述： | 128M-BIT CMOS MOBILE SPECIFIED RAM 4M-WORD BY 32-BIT ADDRESS / DATA MULTIPLEXED EXTENDED TEMPERATURE OPERATION |
| 中文描述： | 128兆位CMOS移動指明內(nèi)存分詞由32位地址/數(shù)據(jù)復(fù)用溫度范圍 |
| 文件頁數(shù)： | 45/60頁 |
| 文件大?。?/td> | 468K |
| 代理商： | UPD46128953-X |
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Preliminary Data Sheet M17506EJ1V1DS
45
μ
PD46128953-X
Figure 7-3. Burst Write Cycle Timing Chart (/CE1 = LOW Consecutive Access)
T0
T1
T2
T3
T4
T5
T6
T7
T8
T9
T10
T11
T12
T13
T14
T0
T1
D0
D1
D2
D3
D4
D5
D7
D6
D0
D1
D2
D3
D4
D5
Add
D6
Add
D7
t
CLK
H
t
CH
t
CL
High-Z
t
CHCL
t
CHCL
t
CSV
t
CHV
t
AH
t
CES
t
CSV
t
CHV
t
CEWA
t
WES
t
WEH
t
WES
t
WEH
t
ACS
t
ACH
t
ACS
t
ACH
t
CVCV
t
VPL
t
AH
t
VPL
t
CEWA
Write Latency = 5
t
CHV
t
CHV
t
WDS
t
WDH
t
CLWA
t
BDS
t
BDH
High-Z
High-Z
High-Z
High-Z
High-Z
High-Z
CLK (Input)
/ADV (Input)
/CE1 (Input)
/WAIT (Output)
/OE (Input)
A/DQ0 to A/DQ21 (Input)
/WE (Input)
DM (Input)
DQ22 to DQ31 (Input)
Remark
The above timing chart assumes write latency is set 5.
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