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參數資料
| 型號： | SII0680A |
| 廠商： | Silicon Image, Inc. |
| 英文描述： | PCI to IDE/ATA |
| 中文描述： | PCI到IDE / ATA的 |
| 文件頁數： | 56/124頁 |
| 文件大?。?/td> | 820K |
| 代理商： | SII0680A |
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SiI0680A PCI to IDE/ATA
Data Sheet
Silicon Image, Inc.
2006 Silicon Image, Inc.
SiI-DS-0069-C
56
9.1.20
Address Offset: 74
H
Access Type: Read/Write
Reset Value: 0x0000_0000
PRD Table Address – IDE0
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 09 08 07 06 05 04 03 02 01 00
PRD Table Address – IDE0
R
This register defines the PRD Table Address register for IDE Channel #0 in the SiI 0680A. The register bits are also mapped
to Base Address 4, Offset 04
H
and Base Address 5, Offset 04
H
. See Section 9.7.2 for bit definitions.
9.1.21
Address Offset: 78
H
Access Type: Read/Write
Reset Value: 0x0000_0000
PCI Bus Master – IDE1
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 09 08 07 06 05 04 03 02 01 00
P
Reserved
P
P
R
I
P
P
Reserved
Reserved
P
R
P
This register defines the PCI bus master register for IDE Channel #1 in the SiI 0680A. The register bits are also mapped to
Base Address 4, Offset 08
H
, Base Address 5, Offset 08
H
, and Base Address 5, Offset 18
H
. See Section 9.7.3 for bit
definitions.
9.1.22
Address Offset: 7C
H
Access Type: Read/Write
Reset Value: 0x0000_0000
PRD Table Address – IDE1
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 09 08 07 06 05 04 03 02 01 00
PRD Table Address – IDE1
R
This register defines the PRD Table Address register for IDE Channel #1 in the SiI 0680A. The register bits are also mapped
to Base Address 4, Offset 0C
H
and Base Address 5, Offset 0C
H
. See Section 9.7.4 for bit definitions.
相關PDF資料 |
PDF描述 |
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| SiI0680ACL144 | PCI to IDE/ATA |
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