- 您現在的位置：買賣IC網 > PDF目錄384760 > MT9071 (Mitel Networks Corporation) Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調節(jié)器（集成四個獨立幀調節(jié)器）) PDF資料下載
參數資料
| 型號： | MT9071 |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Quad T1/E1/J1 Transceiver(多端口 T1/E1/J1幀調節(jié)器（集成四個獨立幀調節(jié)器）) |
| 中文描述： | 四T1/E1/J1收發(fā)器（多端口的T1/E1/J1幀調節(jié)器（集成四個獨立幀調節(jié)器）） |
| 文件頁數： | 159/217頁 |
| 文件大?。?/td> | 686K |
| 代理商： | MT9071 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁當前第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁
Preliminary Information
MT9071
159
Bit
Name
Functional Description
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
MFL15
MFL14
MFL13
MFL12
MFL11
MFL10
MFL9
MFL8
MFL7
MFL6
MFL5
MFL4
MFL3
MFL2
MFL1
MFL0
Multiframe Out of Frame Count Latch.
These bits make up a latch which samples the current
value of the corresponding counter (T1 Multiframe Out of Frame Counter - R/W Address Y16) on
the rising edge of the internal one second timer status bit ONESEC (T1 Timer Status - R Address
Y11). MFL0 is the least significant bit (LSB). This latch is cleared with either:
a) A hard reset (RESET pin)
b) A unique soft reset (RST bit detailed in Table 178 - T1 Interrupt and I/O Control - R/W
Address YF1)
c) A global soft reset (RSTC bit detailed in Table 70 - T1 & E1 Global Mode Control - R/W
Address 900)
Table 147 - T1 Multiframe Out of Frame Counter Latch - R Address Y2C
Bit
Name
Functional Description
15-9 (0000 000) Not Used
8
GAI
(0)
Go Ahead Interrupt.
This bit is one when the corresponding GAL bit in the T1 & E1 HDLC
Latched Status - R Address Y23 is set, and the corresponding GAM bit in the T1 & E1 HDLC
Interrupt Mask - R/W Address Y43 is unmasked. This bit is cleared when either this register, or
the latched status register is read.
End of Packet Detect Interrupt.
This bit is one when the corresponding EOPDL bit in the T1
& E1 HDLC Latched Status - R Address Y23 is set, and the corresponding EOPDM bit in the
T1 & E1 HDLC Interrupt Mask - R/W Address Y43 is unmasked. This bit is cleared when either
this register, or the latched status register is read.
Transmit End of Packet Interrupt.
This bit is one when the corresponding TEOPL bit in the
T1 & E1 HDLC Latched Status - R Address Y23 is set, and the corresponding TEOPM bit in
the T1 & E1 HDLC Interrupt Mask - R/W Address Y43 is unmasked. This bit is cleared when
either this register, or the latched status register is read.
End of Packet Read Interrupt.
This bit is one when the corresponding EOPRL bit in the T1 &
E1 HDLC Latched Status - R Address Y23 is set, and the corresponding EOPRM bit in the T1
& E1 HDLC Interrupt Mask - R/W Address Y43 is unmasked. This bit is cleared when either
this register, or the latched status register is read.
Transmit FIFO Low Interrupt.
This bit is one when the corresponding TXFLL bit in the T1 &
E1 HDLC Latched Status - R Address Y23 is set, and the corresponding TXFLM bit in the T1 &
E1 HDLC Interrupt Mask - R/W Address Y43 is unmasked. This bit is cleared when either this
register, or the latched status register is read.
Frame Abort Interrupt.
This bit is one when the corresponding FAL bit in the T1 & E1 HDLC
Latched Status - R Address Y23 is set, and the corresponding FAM bit in the T1 & E1 HDLC
Interrupt Mask - R/W Address Y43 is unmasked. This bit is cleared when either this register, or
the latched status register is read.
Transmit FIFO Empty Interrupt.
This bit is one when the corresponding TXUNDERL bit in the
T1 & E1 HDLC Latched Status - R Address Y23 is set, and the corresponding TXUNDERM bit
in the T1 & E1 HDLC Interrupt Mask - R/W Address Y43 is unmasked. This bit is cleared when
either this register, or the latched status register is read.
Table 148 - T1 & E1 HDLC Interrupt Status - R Address Y33
7
EOPDI
(0)
6
TEOPI
(0)
5
EOPRI
(0)
4
TXFLI
(0)
3
FAI
(0)
2
TXFEI
(0)
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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